1、一一.需掌握的概念需掌握的概念1.Bottom-up（自底向上）（自底向上）自工艺开始，先进行单元设计，然后逐步向上进行功能块、子系统设自工艺开始，先进行单元设计，然后逐步向上进行功能块、子系统设计，直至最终完成整个系统设计。计，直至最终完成整个系统设计。2.Top-down（自顶向下）（自顶向下）首先进行行为设计，其次进行结构设计、把各子单元转换成逻辑图或电首先进行行为设计，其次进行结构设计、把各子单元转换成逻辑图或电路图，最后将电路图转换成版图。路图，最后将电路图转换成版图。3.Integration Level（集成度）（集成度）是以一个芯片所包含的元件是以一个芯片所包含的元件(晶体管或
2、门晶体管或门/数数)来衡量。是为了提高集来衡量。是为了提高集成度采取了增大芯片面积、缩小器件特征尺寸、改进电路及结构设计等成度采取了增大芯片面积、缩小器件特征尺寸、改进电路及结构设计等措施。从电子系统的角度来看，集成度的提高使措施。从电子系统的角度来看，集成度的提高使IC进入系统集成或片上进入系统集成或片上系统系统(SoC)的时代的时代4.Feature Size(特征尺寸特征尺寸)特征尺寸定义为器件中最小线条宽度特征尺寸定义为器件中最小线条宽度(对对MOS器件而言，通常指器器件而言，通常指器件件栅电极所决定的沟道几何长度栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之，也可定
3、义为最小线条宽度与线条间距之和的一半。减小特征尺寸是提高集成度、改进器件性能的关键。特征尺和的一半。减小特征尺寸是提高集成度、改进器件性能的关键。特征尺寸的减小主要取决于光刻技术的改进寸的减小主要取决于光刻技术的改进5.芯片面积芯片面积(Chip Area)随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。芯片面积的增大也带来一系列新的问题。如大芯片封装技积也随之增大。芯片面积的增大也带来一系列新的问题。如大芯片封装技术、成品率以及由于每个大圆片所含芯片数减少而引起的生产效率降低等。术、成品率以及由于每个大圆片
4、所含芯片数减少而引起的生产效率降低等。但后一问题可通过增大晶片直径来解决。但后一问题可通过增大晶片直径来解决。6.设计规则检查中的设计规则检查中的基本定义：基本定义：d1d1内间距：距离落于本图形内部内间距：距离落于本图形内部 d2d2外间距：距离落于有关图形外部外间距：距离落于有关图形外部(同一图形和不同图形同一图形和不同图形)d3 d3内外距：距离落于一个图形内部和另一个图形外部内外距：距离落于一个图形内部和另一个图形外部 d4d4内内距：距离落于两个不同层图形内部内内距：距离落于两个不同层图形内部7.DRC DRC（设计规则检查（设计规则检查 ）包括最小线宽、最小图形间距、最小接触孔尺寸
5、、栅和源漏区的最包括最小线宽、最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等。小交叠等。8.ERC（电气规则验证）（电气规则验证）检测有没有电路意义的连接错误，如短路、开路、孤立布线、非法检测有没有电路意义的连接错误，如短路、开路、孤立布线、非法器件等，介于设计规则与行为级分析之间，不涉及电路行为。器件等，介于设计规则与行为级分析之间，不涉及电路行为。9.设计规则设计规则(规整格式规整格式)：把绝大多数尺寸规定为某一特征尺寸把绝大多数尺寸规定为某一特征尺寸“”的某个倍数。给出一个的某个倍数。给出一个最小单最小单位位，几何设计规则中的其他所有数据都以，几何设计规则中的其他所有数据都以的倍数
6、表示的倍数表示10.逆向设计描述逆向设计描述 又称解剖分析，即对实际芯片进行腐蚀、照相，从得到的版图进行逻又称解剖分析，即对实际芯片进行腐蚀、照相，从得到的版图进行逻辑提取，进而分析其基本功能及原理以期获得原设计思想。辑提取，进而分析其基本功能及原理以期获得原设计思想。(1)样品分析与测试样品分析与测试 (2)解剖管芯解剖管芯 (3)管芯平面图的获得管芯平面图的获得(4)(5)电路图提取电路图提取 (6)电路仿真电路仿真(7)转入正向设计中的版图阶段转入正向设计中的版图阶段11.DRC中的几种规则：中的几种规则：(a)Width:最小线宽最小线宽 (b)Exact Width:精确宽度精确宽度
7、(c)Space1:同层最小间距同层最小间距(d)Space11:不同层最小间距不同层最小间距(e)Space21:两个不同层的交集与第三层的最小间距两个不同层的交集与第三层的最小间距(f)Surround:某层被另一层四周包含时每边环绕间距某层被另一层四周包含时每边环绕间距12.12.Hard coreHard core(硬硬IPIP，也称硬核，也称硬核)是针对某一工艺完成的版图设计，并经过后仿真和投片验证。硬核已完是针对某一工艺完成的版图设计，并经过后仿真和投片验证。硬核已完成了全部的前端和后端设计，制造也已确定。它的特点是灵活性最小，成了全部的前端和后端设计，制造也已确定。它的特点是灵活
8、性最小，知识产权的保护比较简单。知识产权的保护比较简单。13.13.Soft coreSoft core(软软IPIP，也称软核，也称软核)是包括逻辑描述是包括逻辑描述(RTL(RTL和门级和门级VerilogVerilog HDL HDL或或VHDLVHDL代码代码)、网表和不能物理、网表和不能物理实现的用于测试的文档方式存在的实现的用于测试的文档方式存在的IPIP，是一段可综合的高级语言（用，是一段可综合的高级语言（用C C语言或硬件描述语言完成）源程序，用于功能仿真。语言或硬件描述语言完成）源程序，用于功能仿真。14.14.Firm CoreFirm Core(固核固核)通常是以仿真后的
9、完整通常是以仿真后的完整RTL代码和对具体工艺的网表混合描述的形式，代码和对具体工艺的网表混合描述的形式，提供给系统设计者。因此提供给系统设计者。因此IP模块提供者的知识产权不易保护，系统设计者模块提供者的知识产权不易保护，系统设计者可以根据特殊需要对可以根据特殊需要对IP模块进行改动，因此系统设计者乐于接受固件模块进行改动，因此系统设计者乐于接受固件IP模模块。固核是一种介于软核和硬核之间的块。固核是一种介于软核和硬核之间的IP，通常以，通常以RTL代码和对应具体工代码和对应具体工艺网表的混合形式提供。艺网表的混合形式提供。15.Macro：宏，宏单元：宏，宏单元 16.Block：模块，块
10、：模块，块 17.SOI/CMOS电路电路 利用绝缘衬底的硅薄膜利用绝缘衬底的硅薄膜(Silicon on Insulator)制制CMOS电路，能彻电路，能彻底消除体硅底消除体硅CMOS电路中的寄生可控硅结构电路中的寄生可控硅结构18.DIP：双列直插式封装双列直插式封装19.ZIP：单边交错单边交错直插式封装直插式封装20.PGA：针栅阵列式针栅阵列式封装封装21.可测性设计可测性设计DFT：(design for testability)是要在原有的设计中加一些是要在原有的设计中加一些额外的电路模块来实现自动测试。额外的电路模块来实现自动测试。22.内建自测试内建自测试BIST(buil
11、t in self-test)：一种可测性设计：一种可测性设计(DFT)技术技术,在此在此技术中测试技术中测试(测试产生与测试应用测试产生与测试应用)是通过内建的硬件功能完成的。是通过内建的硬件功能完成的。23.故障模型故障模型:用一个固定用一个固定0(s-a-0)或固定或固定1(s-a-1)来模仿一个故障门的输入来模仿一个故障门的输入24.桥接故障桥接故障:指由于发生了不应有的信号线连接而导致的逻辑错误。对于电指由于发生了不应有的信号线连接而导致的逻辑错误。对于电源和地线的连接错误将导致固定型故障源和地线的连接错误将导致固定型故障,一般一般的桥接故障是除了对电源和的桥接故障是除了对电源和地短
12、接以外的连接性错误地短接以外的连接性错误25.内建逻辑模块观测器内建逻辑模块观测器BILBO：(built-in logic-block observer)。在测试。在测试模式下，它可以自动地实现测试，并给出一个二进制的输出信号，如果所模式下，它可以自动地实现测试，并给出一个二进制的输出信号，如果所有的电路功能正确，输出为正确值，否则为错误值有的电路功能正确，输出为正确值，否则为错误值 二二.需要掌握的原理需要掌握的原理1.SoC芯片设计的主要特点有以下几项：芯片设计的主要特点有以下几项：芯片的软件设计与硬件设计同步进行；芯片的软件设计与硬件设计同步进行；各模块的综合与验证同步进行；各模块的综
13、合与验证同步进行；在综合阶段考虑芯片的布局布线；在综合阶段考虑芯片的布局布线；只在没有可利用的硬模块或软宏模块的情况下重新设计模块。只在没有可利用的硬模块或软宏模块的情况下重新设计模块。2.主要的主要的IP提供商：提供商：ARM，Synopsys，ARM Artisan，MIPS，Mentor.3.3.硬硬IPIP的优势：的优势：硬硬IP是是IP的设计在布局布线后，经过了详细的功优验证与测试过程。部的设计在布局布线后，经过了详细的功优验证与测试过程。部分分IP还经过了投片验证与测试，所以还经过了投片验证与测试，所以IP的功能有非常可靠的保证。的功能有非常可靠的保证。一一般在设计芯片时，般在设计
14、芯片时，大约大约60-70的时间，花费在芯片设计的功能与时序的时间，花费在芯片设计的功能与时序验证上。所以应用硬验证上。所以应用硬IP进行设计可以显著地节省设计时间。进行设计可以显著地节省设计时间。4.应用硬应用硬IP进行设计的缺陷：进行设计的缺陷：a.严重依赖设计时所参照的加工工艺。当设计工艺改变时，硬严重依赖设计时所参照的加工工艺。当设计工艺改变时，硬IP的适应性的适应性非常差。非常差。b.芯片的面积会较大。芯片的面积会较大。硬硬IP的版图的版图必须作为模块直接安放在芯片版图中，必须作为模块直接安放在芯片版图中，而基于模块的设计所得到的芯片面积，通常比将模块打碎后，进行布而基于模块的设计所
15、得到的芯片面积，通常比将模块打碎后，进行布局布线得到的芯片面积大。局布线得到的芯片面积大。c.硬硬IP的设计是完全无法更改的，因此其应用范围也受到了一定的限制。的设计是完全无法更改的，因此其应用范围也受到了一定的限制。5.SoC芯片的系统设计流程包括以下五个步骤。芯片的系统设计流程包括以下五个步骤。(1)系统规范：芯片的功能要求、性能要求，芯片的成本与芯片的设计时系统规范：芯片的功能要求、性能要求，芯片的成本与芯片的设计时间，并建立系统的预备规范。间，并建立系统的预备规范。(2)模型细化与测试：建立可执行系统描述的验证环境，验证系统描述的模型细化与测试：建立可执行系统描述的验证环境，验证系统描
16、述的功能并进行算法的性能评价。功能并进行算法的性能评价。(3)系统的软硬件划分：确定哪部分运算由软件实现，哪部分运算由硬件系统的软硬件划分：确定哪部分运算由软件实现，哪部分运算由硬件实现实现.确定软硬件间的接口，设计两者间的通信协议。确定软硬件间的接口，设计两者间的通信协议。(4)模块定义：将硬件功能划分为不同的宏模块，各模块的功能由模块定义：将硬件功能划分为不同的宏模块，各模块的功能由IP实现实现或需重新设计。或需重新设计。(5)系统功能模型与软硬件混合模拟：建立一个硬件行为模型与软件模系统功能模型与软硬件混合模拟：建立一个硬件行为模型与软件模型，建立一个可靠的硬件与软件的可执行功能描述，验
17、证后续设计工作型，建立一个可靠的硬件与软件的可执行功能描述，验证后续设计工作的结果。的结果。6.SoC的优点的优点降降 低低 功功 耗耗：SoC中的大量信号在片内传输中的大量信号在片内传输 减少系统体积：减少系统体积：把把PCB上的多个芯片集成到一个芯片上上的多个芯片集成到一个芯片上 提提 高高 速速 度度：芯片内部信号传输距离短：芯片内部信号传输距离短 节节 省省 成成 本：本：IP的复用可以在一定程度上降低成本的复用可以在一定程度上降低成本 丰富系统功能：丰富系统功能：SoC内部可以集成更多的功能元件和模块内部可以集成更多的功能元件和模块7.可重用设计可重用设计面向一般性问题设计面向一般性
18、问题设计 面向多种工艺设计面向多种工艺设计 面向多种仿真器设计面向多种仿真器设计 面向标准接口设计面向标准接口设计 提供独立的验证提供独立的验证 验证要达到高度可信验证要达到高度可信 对于对于IP核的应用和限制给予全面说明核的应用和限制给予全面说明8.8.嵌入式嵌入式IPIP核核:指可编程指可编程IPIP模块，主要是模块，主要是CPUCPU与与DSPDSP，通用模块则包括存储器、存储控制，通用模块则包括存储器、存储控制器，通用接口电路，通用功能模块等。器，通用接口电路，通用功能模块等。9.SoC芯片设计的技术优势芯片设计的技术优势(1)芯片的工作速度芯片的工作速度SoC芯片中可以集成大量的存储
19、器，使大部分存取数据的工作集中在芯片内芯片中可以集成大量的存储器，使大部分存取数据的工作集中在芯片内部，极大地提高系统的性能。部，极大地提高系统的性能。(2)芯片的功耗特性芯片的功耗特性 SoC芯片功耗特性的优越性主要体现在系统功耗上。功耗特性改善的主要芯片功耗特性的优越性主要体现在系统功耗上。功耗特性改善的主要因素同样是在数据的传输方面。因素同样是在数据的传输方面。(3)系统的可靠性系统的可靠性 SoC芯片将系统的大部分功能单元集成在单芯片上，可以大大简化芯片将系统的大部分功能单元集成在单芯片上，可以大大简化PCB的的没计，进一步减少焊点的数量，提高系统可靠性。没计，进一步减少焊点的数量，提
20、高系统可靠性。(4)芯片的生命周期与适用范围芯片的生命周期与适用范围 几乎所有的几乎所有的SoC芯片都包含大量的可编程器件，如芯片都包含大量的可编程器件，如CPU与与DSP，有些芯片，有些芯片的数据通路也是软结构，可以在外部通过设置寄存器改变运算方式，其生命的数据通路也是软结构，可以在外部通过设置寄存器改变运算方式，其生命周期与应用范围都被大大地拓展了。周期与应用范围都被大大地拓展了。10.SoC设计平台包括以下内容：设计平台包括以下内容：第一，一组第一，一组IP，这些，这些IP经过投片检验和测试，而且在平台上使用过或者经过投片检验和测试，而且在平台上使用过或者 经过在平台上的试验；经过在平台
21、上的试验；第二，系统上运行的软件包；第二，系统上运行的软件包；第三，支持芯片样品设计和检验的开发系统等；每一个平台都有明确的第三，支持芯片样品设计和检验的开发系统等；每一个平台都有明确的 硬件和软件结构，硬件结构包括总线结构、电源线的配置、时钟硬件和软件结构，硬件结构包括总线结构、电源线的配置、时钟 系统等，软件结构包括操作系统、通信方式等。系统等，软件结构包括操作系统、通信方式等。11.可复用电路模块库应该有以下可复用电路模块库应该有以下6个特点：个特点：(1)良好的搜索机制：模块库有搜索引擎几分类，使设计人员可方便查找良好的搜索机制：模块库有搜索引擎几分类，使设计人员可方便查找(2)完整的
22、接口文档和模块接口：文档应该非常完整完整的接口文档和模块接口：文档应该非常完整,设计人员在使用模块时设计人员在使用模块时主要关主要关心模块的对外接口，内部代码是次要的心模块的对外接口，内部代码是次要的.(3)严格的质量标准严格的质量标准:模块库的质量必须有严格的保证，每个库单元在放入模模块库的质量必须有严格的保证，每个库单元在放入模块库之前块库之前都必须仔细地评价，保证其功能正确、文档说明完整都必须仔细地评价，保证其功能正确、文档说明完整.(4)良好的可适用性：有一种比较标准的模块连接方式。良好的可适用性：有一种比较标准的模块连接方式。(5)多种类的存储模块多种类的存储模块(6)模块库的更新：
23、适应新的工艺流程与新的设计软件模块库的更新：适应新的工艺流程与新的设计软件设设 计计 方方 法法设设 计计 工工 具具设设 计计 特特 点点第一代第一代CAD（computer aided design）16位小型机位小型机以交互式图形编辑和设计规则检查为特以交互式图形编辑和设计规则检查为特点的物理级设计点的物理级设计第二代第二代CAE（computer-aided engineering）工程工作站工程工作站（32位）位）较完整的设计系统：逻辑图输入、测试较完整的设计系统：逻辑图输入、测试码生成、逻辑模拟、版图设计、版图编码生成、逻辑模拟、版图设计、版图编辑验证于一体辑验证于一体第三代第三代
24、HDL两种语言：两种语言：VHDLVerilog HDL引入行为综合和逻辑综合工具引入行为综合和逻辑综合工具,采用较高采用较高的抽象层次设计、并按层次式方法进行的抽象层次设计、并按层次式方法进行管理管理,大大提高处理复杂设计的能力大大提高处理复杂设计的能力12.SOC设计方法、设计工具的演变过程设计方法、设计工具的演变过程13.电学规则检查一般性错误电学规则检查一般性错误(a)开路开路(b)短路：短路：(c)接触孔浮空接触孔浮空(d)特定层上图形错连特定层上图形错连(e)器件电极错连器件电极错连(f)器件的某种电极所连节点数不合理器件的某种电极所连节点数不合理(g)一节点连接的电极数不合理一节
25、点连接的电极数不合理14.常用的数据格式有：常用的数据格式有：Calma GDS格式，格式，CIF格式格式(Caltech Intermediate Format)PG格式格式(Pattern Generator Data Format)15.CMOS门阵列电路设计流程门阵列电路设计流程(1)提出逻辑图提出逻辑图(2)逻辑的重构逻辑的重构(3)计算管脚数和阵列单元数计算管脚数和阵列单元数(4)选择合适的门阵列器件型号选择合适的门阵列器件型号16.版图与电路图一致性检查的对比检查结构单元版图与电路图一致性检查的对比检查结构单元 MOS简单串并联结构简单串并联结构PUP 并联上拉并联上拉 （上接电
26、源）（上接电源）SUP 串联上拉串联上拉 （上接电源）（上接电源）PDW 并联下拉并联下拉 （下接地）（下接地）SDW 串联下拉串联下拉 （下接地）（下接地）PMID 并联中段并联中段 （并联传输门）（并联传输门）SMID 串联中段串联中段 （串联传输门）（串联传输门）MOS 复联结构复联结构 PUPI 内层并联上拉内层并联上拉 SUPI 内层串联上拉内层串联上拉 PDWI 内层并联下拉内层并联下拉 SDWI 内层串联下拉内层串联下拉17.固定门阵列固定门阵列:指门阵列芯片中阵列的行数、列数、每行的门数，以及四周指门阵列芯片中阵列的行数、列数、每行的门数，以及四周 的的I/O单元数等均为固定的
27、结构。单元数等均为固定的结构。18.标准单元法与门阵列法在设计流程上的比较标准单元法与门阵列法在设计流程上的比较:(1)在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单元法则转换成标准单元库中所具有的标准单元。单元法则转换成标准单元库中所具有的标准单元。(2)门阵列设计时首先要选定某一种门复杂度的基片，布局和布线是在最门阵列设计时首先要选定某一种门复杂度的基片，布局和布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的前提下进行大的门数目、最大的压焊块数目、布线通道的间距都确定的前提下进行的。标准单元法则不同，
28、它的单元数、压焊块数取决于具体设计的要的。标准单元法则不同，它的单元数、压焊块数取决于具体设计的要求，布线通道间距可变求，布线通道间距可变.(3)门阵列设计时所需定制的掩膜版只有门阵列设计时所需定制的掩膜版只有24块，而标准单元设计后需块，而标准单元设计后需要定制所有的各层掩膜版。要定制所有的各层掩膜版。19.标准单元具有以下三个特征：标准单元具有以下三个特征：a.各单元具有相同的高度，可以有不同的宽度。各单元具有相同的高度，可以有不同的宽度。b.单元的电源线和地线通常安排在单元的上下端，从单元的左右两侧同时出单元的电源线和地线通常安排在单元的上下端，从单元的左右两侧同时出线，电源、地线在两侧
29、的位置要相同，线的宽度要一致，以便单元间电源、线，电源、地线在两侧的位置要相同，线的宽度要一致，以便单元间电源、地线的对接。地线的对接。c.单元的输入单元的输入/输出端安排在单元的上下两边，要求至少有一个输入端或输出输出端安排在单元的上下两边，要求至少有一个输入端或输出端可以在单元的上边和下边两个方向引出。引线具有上下出线能力的目的是端可以在单元的上边和下边两个方向引出。引线具有上下出线能力的目的是为了线网能够穿越单元。为了线网能够穿越单元。20.标准单元标准单元3种描述方式：种描述方式：单元的逻辑符号（单元的逻辑符号（L）单元的拓扑版图（单元的拓扑版图（O）单元的掩膜版图（单元的掩膜版图（A
30、）21.易测试逻辑易测试逻辑的的特点：特点：容易产生测试矢量容易产生测试矢量 尽量小的测试矢量集尽量小的测试矢量集 容易实现故障定位容易实现故障定位 附加电路尽可能少附加电路尽可能少 附加电路引出线尽可能少附加电路引出线尽可能少22.生成测试矢量包括生成测试矢量包括的三的三个环节：个环节：为了能够反映在电路内部节点所存在的故障，必须对该节点设置正常逻辑值，为了能够反映在电路内部节点所存在的故障，必须对该节点设置正常逻辑值，设置的正常逻辑值应为假设的故障值的非量。设置的正常逻辑值应为假设的故障值的非量。为了能够将故障效应传播到某个原始输出，则沿着故障传播路径的所有逻辑门为了能够将故障效应传播到某
31、个原始输出，则沿着故障传播路径的所有逻辑门必须被选通，也就是使它们处于开放状态，这被称为敏化。必须被选通，也就是使它们处于开放状态，这被称为敏化。根据反映故障和传播故障的要求设置的节点信号值必须对应到原始输入端的信号。根据反映故障和传播故障的要求设置的节点信号值必须对应到原始输入端的信号。23.设计失效：设计失效：由于电路设计或采用的工艺参数处于临界状态而造成的。消除这种失由于电路设计或采用的工艺参数处于临界状态而造成的。消除这种失效的惟一办法是在最恶劣的条件下效的惟一办法是在最恶劣的条件下(如高温、低电源电压等如高温、低电源电压等)进行筛选，或重新设计进行筛选，或重新设计电电路，或在更稳定的
32、工艺下制造该电路。路，或在更稳定的工艺下制造该电路。24：工艺失效：工艺失效是由于圆片制造过程中的缺陷造成。这可能是氧化层中的针孔，或由是由于圆片制造过程中的缺陷造成。这可能是氧化层中的针孔，或由于掩模上存在灰尘斑点；或金属可能有划痕、缝隙及短路；也可能在压焊块上有污于掩模上存在灰尘斑点；或金属可能有划痕、缝隙及短路；也可能在压焊块上有污染物或钝化物。染物或钝化物。25：封装相关的失效：封装相关的失效是由于将一个原本是好的管芯装入管壳里的过程中所造成的缺是由于将一个原本是好的管芯装入管壳里的过程中所造成的缺陷。这包括连线问题、管芯粘贴不牢或管壳的机械性能不好等。陷。这包括连线问题、管芯粘贴不牢
33、或管壳的机械性能不好等。26：测试失效：测试失效是由于没有正确地进行测试或没有足够的保护余量而造成的。是由于没有正确地进行测试或没有足够的保护余量而造成的。27.温度循环测试温度循环测试：(temperature cycle)在不加电的情况下，交替地加热和冷却在不加电的情况下，交替地加热和冷却电路。这种热冲击将使处于临界故障的封装破裂，存在管芯粘贴故障的管芯从管电路。这种热冲击将使处于临界故障的封装破裂，存在管芯粘贴故障的管芯从管腔脱落等腔脱落等28.持续加速度测试持续加速度测试(constant acceleration)将密封前的电路放在离心力将密封前的电路放在离心力相当于相当于30 00
34、0倍的重力下测试，这项测试主要是检测焊丝压焊、封装和倍的重力下测试，这项测试主要是检测焊丝压焊、封装和管芯粘贴的完整性管芯粘贴的完整性29.集成注入逻辑结构的特点：集成注入逻辑结构的特点：a.由一个横向由一个横向pnp管和一个倒置纵向管和一个倒置纵向npn管合并而成。管合并而成。b.单单端输入，单端或多端输出的倒相器。端输入，单端或多端输出的倒相器。c.npn管倒置，处于反向工作状态。管倒置，处于反向工作状态。d.各各npn管中管中发射极发射极En都接地，各单元电路不需要隔离。都接地，各单元电路不需要隔离。e.每个单元电路中每个单元电路中npn管和管和pnp管两对电极共用。管两对电极共用。f.
35、电路形式简单，单元内部没有互连电路形式简单，单元内部没有互连线。线。g.注入条注入条Ep为各单元共用。为各单元共用。h.每个门的接触端很少，为每个门的接触端很少，为No+1个个,即只比扇出即只比扇出No(集电极端数集电极端数)i.单元电路中无电阻。单元电路中无电阻。j.本级本级pnp 恒流注入管既是前级的负载，又是本级反相门的电恒流注入管既是前级的负载，又是本级反相门的电 流源。流源。k.当单元电路输出为高电平时，当单元电路输出为高电平时，npn 管截止，形成管截止，形成OC门，其集电极只提供浮门，其集电极只提供浮空电位，每级门的平均功耗很低。空电位，每级门的平均功耗很低。30.总体布线算法面
36、临的两大主要问题总体布线算法面临的两大主要问题:a.布线拥挤区的不可预见性布线拥挤区的不可预见性b.总体布线结果对布线顺序的依赖性总体布线结果对布线顺序的依赖性31.总体布线算法的算法目标：总体布线算法的算法目标：a.减小线网布线顺序对总体布线结果的影响减小线网布线顺序对总体布线结果的影响b.加强对布线拥挤区域的预测，避开拥挤区域加强对布线拥挤区域的预测，避开拥挤区域c.引入时延、高频串扰、功耗等优化目标引入时延、高频串扰、功耗等优化目标d.提高布线算法效率，降低其时间提高布线算法效率，降低其时间/空间复杂度空间复杂度三三.需掌握的版图需掌握的版图1.倒相器版图倒相器版图d2.传输门版图传输门
37、版图3.与非门和或非门与非门和或非门4.组合逻辑组合逻辑5.两相时钟两相时钟四四.需掌握的电路图需掌握的电路图1.163251423212311,RCRRCRCRCRRCRRC2.全全NMOS或非结构或非结构ROM和与非结构和与非结构ROM。对或非结构对或非结构ROM：对与非结构对与非结构ROM：3134223211,RRCRRCRRRC3.采用采用“与非与非-与非与非”阵列结构的阵列结构的PLA dbdcacbadbdcacbaZdbdcacbaZ4.采用采用“或非或非-或非或非”阵列结构的阵列结构的PLA 5.三态输出三态输出I/0 PAD6.输入、输出输入、输出双向三态双向三态I/O PAD
