1、第第10章章 时序逻辑电路时序逻辑电路本章要点本章要点 熟悉基本RS触发器的电路组成、逻辑功能和工作原理。了解触发器的几种常用触发方式及特点。掌握各类型触发器的逻辑功能并分析由其组成的应用电路。了解数码寄存器、移位寄存器的功能和电路组成。了解计数器的功能，掌握二进制、十进制计数器电路组成原理。了解集成计数器的使用常识 第10章 时序逻辑电路 触发器是能够存储一位二进制数码的电路，它是由逻辑门电路通过一定的方式组合而成的。触发器在某一时刻的输出不仅和当时的输入状态有关，而且还与在此之前的电路状态有关。即当输入信号消失后，触发器的状态被记忆，直到再输入信号后它的状态才可能变化。10.1 触发器10
2、.1.1 基本RS触发器1电路组成将两个与非门的输入端与输出端交叉反馈连接就构成了基本RS触发器，如图所示。电路中有两个输入端 、和两个输出端 、，其中 称为置0端，称为置1端，字母上的非号表示低电平触发有效，两个输出端 和 的状态是相反的，通常规定端平 的状态为触发器的状态。DRDSQQDRDSQQQ如图所示是基本RS触发器的逻辑符号。第10章 时序逻辑电路10.1 触发器10.1.1 基本RS触发器2基本RS触发器的工作原理 在数字电路中，0，1时，称触发器处于0状态；当 1，0时，称触发器处于1状态，即用 端的状态代表触发器的状态。因而，在稳定时，触发器有两种可能的状态：0态和1态，利用
3、这两种状态可以存储一位二进制数码0或1。QQQQQ当 =0，=1时，触发器输出 0，1，这是复位状态。当 =1，=0时，触发器输出 1，0，这是置位状态。当 =1时，触发器的输出状态保持原来状态不变。当 =0时，则强迫两个与非门的输出都为1，这种情况为不允许状态。DRDSQQDRDSQQDRDSDRDS 基本RS触发器状态真值表QQQQDSDR第10章 时序逻辑电路10.1 触发器10.1.2 触发方式 根据时钟脉冲触发方式的不同触发器可分为：同步式触发、上升沿触发、下降沿触发和主从触发四种类型。触发器类型 触发信号有效时刻 时序图 特 点 同步式触发 CP为高电平期间 CPRSQQQQ上升沿
4、触发 CP为上升沿时刻 下降沿触发 CP为下降沿时刻 主从触发 CP高电平接收输入信号，下降沿翻转 有干扰信号窜入，易产生错误翻转。保证一个CP周期触发器只动作下次，可克服输入干扰信号引起的误翻转。同上 同上第10章 时序逻辑电路10.1 触发器10.1.3 常用触发器 1JK触发器（1）JK触发器的结构 JK触发器的逻辑结构如图所示，图中CP是下降沿触发有效。它是有两个同步RS触发器和一个非门构成，其中两个同步RS触发器中一个称为“主触发器”，另一个称为“从触发器”，非门使得加到这两个触发器的时钟信号反相。输入信号J、K位于主触发器的输入端，输出信号 、由从触发器输出，并将 、端的状态作为一
5、对附加的控制信号接回到主触发器的输入端。QQQQ。1。G1G2G3G4G5G6G7G8G9.QQQQCPJKCP。KdRdSQQ。J逻辑符号如图所示第10章 时序逻辑电路10.1 触发器10.1.3 常用触发器 1JK触发器（2）JK触发器的功能J=l、K=0 时，CP信号到来后，触发器置1。J=0、K=l 时，CP信号到来后，触发器置0。J=K=0 时，主从触发器的状态均保持不变。J=K=1 时，CP信号到来后，触发器翻转。真值表2.D触发器（1）电路组成D触发器是只有一个输入信号端的JK触发器如图所示。CP。KdRdSQQ。J1。DCP。dRdSQQ。DD触发器的逻辑功能真值表如表所示。D
6、触发器逻辑功能真值表第10章 时序逻辑电路10.2 寄存器10.2.1 数码寄存器 能够存放二进制数码的电路称为数码寄存器。在数字电路系统中，常用于暂时存放某些数据。集成寄存器74LS175就是一个数码寄存器，它的逻辑电路图与管脚排列如图所示。第10章 时序逻辑电路10.2 寄存器10.2.1 数码寄存器74LS175的真值表如表所示。74LS175的真值表 由74LS175的真值表可以看到，把需要存储的4位二进制数码送到数据输入端，那么在CP时钟脉冲的上升沿作用下，4位数码并行地出现在数据的输出端。第10章 时序逻辑电路10.2 寄存器10.2.2 移位寄存器 移位寄存器不但可以寄存数码，而
7、且在移位脉冲的作用下，寄存器中的数码可以根据需要向左或者向右移动一位。移位寄存器与数码寄存器不同的是数据的输入和输出是串行而不是并行。1单向移位寄存器 单向移位寄存器可以分为左移寄存器和右移寄存器，两种单向移位寄存器的工作原理相同，只是数码输入顺序不同。如图是4位右移寄存器，它是由4个D触发器组成，各个触发器的输出端与右邻触发器D端相连，各CP脉冲输入端并联，各清零端CR也并联。DI为串行数码输入端，CP是移位脉冲输入端。所谓数据串行是指几位二进制数码排成一列，依次输入和输出。第10章 时序逻辑电路10.2 寄存器10.2.2 移位寄存器第一个CP脉冲上升沿到来前，把输入数码的最右位数码“1”
8、送给D0，则Q0Q1Q2Q30000，D0D1D2D31000。第一个CP脉冲上升沿出现时，各D触发器接收CP脉冲上升沿到来之前瞬间对应DI的状态，则Q0Q1Q2Q31000，D0D1D2D31100。第二个CP脉冲上升沿出现时，有Q0Q1Q2Q31100，D0D1D2D30110。第三个CP脉冲上升沿出现时，有Q0Q1Q2Q30110，D0D1D2D31011。第四个CP脉冲上升沿出现时，有Q0Q1Q2Q31011。数码右移寄存器工作过程的时序图如图所示，4位右移寄存器的状态表如表所示。4位右移寄存器状态表第10章 时序逻辑电路10.2 寄存器10.2.2 移位寄存器2双向移位寄存器 双向移
9、位寄存器同时具有左移和右移功能，它除了有左移和右移两个串行输入端外，还有左移、右移控制端M，当M=0（或1）时完成右移（左移）操作。集成移位寄存器74LS194是四位双向移位寄存器，具有并行寄存，左移寄存，右移寄存和保持四种工作模式。它是一种常用的、功能较强的中规模集成电路。74LS194的外部引脚如图所示。D0DSRGNDVCC1234567891011121314151674LS194Q1Q2Q3Q4M1M0CPCRD1D2D3DSL集成移位寄存器74LS194的功能表如表所示。74LS194功能表CR第10章 时序逻辑电路10.3 计数器10.3.1 二进制计数器 每输入一个脉冲，就进行
10、一次加1运算的计数器称为加法计数器。如图所示，是用三个主从JK触发器组成的一个三位二进制加法计数器的逻辑图。QQF1CPQQF2CPQQF3CPJKJJKK进位输出信号Q2Q3Q1CPdR 计数前，先将计数器清“0”，即在各触发器的 端加上负脉冲。使F1F3 全部处于“0”态（Q3Q2Q1000）。dR 在第1个计数脉冲下降沿到来后，Q1由0翻转1，二进制数Q3Q2Q1001。在第2个计数脉冲下降沿到来后，Q1由1翻转0，触发器F2使得Q2由0翻转为1，二进制数Q3Q2Q1010。在第3个计数脉冲下降沿到来后，Q1由0翻转1，Q1上升沿并不触发F2，仍保持Q2=1，因此二进制数Q3Q2Q101
11、1。依此类推，当第七个计数脉冲作用后，Q3Q2Q1 111，当第八个计数脉冲作用后，Q3Q2Q1000。第10章 时序逻辑电路10.3 计数器10.3.1 二进制计数器三位二进制加法计数器时序图如图所示第10章 时序逻辑电路10.3 计数器10.3.2 十进制计数器 如图所示，是由主从J-K触发器组成的842l BCD码十进制计数器的逻辑图。该电路是在4位二进制计数器基础上，令其跳过6个状态来实现十进制计数的。其计数原理如下。进位输出信号Q3QQF1CPQQF2CPJKJKQQF3CPJKQ2Q1CPdRQQF4CPJKQ4计数原理：计数前先清“0”。在15个计数脉冲期间，计数原理与二进制计数
12、器相同，且在此期间Q2和Q3中总有一个为0，则F4的J端有0输入，在CP的下降沿，F4为“0”。第6个计数脉冲到来后，Q1由1变为0，使得Q2由0变为1，Q2的正跳变对F3无影响，这时计数器Q4Q3 Q2 Q1状态由0101变为 0110状态。第7个计数脉冲到来后，Q1由0变为1，此正跳变对其他各触发器均无影响，此时计数器呈0111状态。第8个计数脉冲到来后，F1由1变为0，此负跳变使F2由1变为0，Q2的负跳变又使F3由1变为0，同时，由于第七个计数脉冲已使F4的J端输入为1，故Q1的负跳变也使F4翻转，Q4由0变为1，这时计数器变成1000状态。第9个计数脉冲使F1翻转，Q1由0变为1，Q
13、1的正跳变对触发 器无影响，计数器为1001状态。第10个计数脉冲输入后，F1翻转，Q1由1变为0，分别给F2、F4的CP端一个负跳变，F2因J端有0输入，维持“0”状态不变；F4因K端为 1，J端为0而翻转为“0”状态，这样计数器由1001回到0000状态，同时向高位输送一进位信号，实现了一位二十进制的计数功能。第10章 时序逻辑电路10.3 计数器10.3.2 十进制计数器第10章 时序逻辑电路10.3 计数器10.3.3 集成计数器74LS161是TTL集成4位二进制同步计数器，其外部引脚分布图如图所示。D0GNDVCC1234567891011121314151674LS161Q0Q1
14、Q2Q3COCRD1D2D3CTPCPCTTLD 74 LS 161的功能表如表所示 LDRD74LS161功能表第10章 时序逻辑电路10.3 计数器10.3.3 集成计数器（1）74LS161在 为低电平时实现异步复位功能。RD （3）在复位端和预置端均为无效电平（=1）、两个计数使能端（CTT、CTP）中至少有一个输入禁止信号（CTT或CTP=0）时，集成计数器实现状态保持功能，。在 时，进位输出端CO=1。RDn0QQQQQQQQn1n2n31n01n11n21n31111QQQQn0n1n2n3LD（2）在 端为高电平条件下，预置端 为低电平时，实现同步预置功能。当CP脉冲上升沿来到时（有效时钟信号），使得输出状态Q3Q2Q1Q0D3D2D1D0。RDLD。（4）在复位和预置端都为无效电平（=1、=1）、两计数使能端（CTT、CTP）为有效电平（CTTCTP=1）时，集成计数器74LS161实现模16加法计数功能，即RDLD1n0n1n2n31n01n11n21n3QQQQQQQQ
