1、第7章 组合逻辑电路P90集成电路设计系列本章概要本章概要 概述 静态CMOS电路 镜像电路 C2MOS 准nMOS电路 动态CMOS电路n多米诺逻辑n双轨逻辑电路nCMOS逻辑电路的比较n多路选择器n二进制译码器n优先权译码器本章参考书本章参考书n John P.Uyemura,Introduction to VLSI Circuits and Systems,John Wiley&Sons,Inc.,2002.Chapters 9.中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，2004.1。第9章。nJan M.Rabaey et al.，Digital Integrate
2、d Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003.Chapters 6。中译本：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第6章。LogicCircuitLogicCircuitOutOutInIn(a)Combinational(b)SequentialStateOutput=f(In)Output=f(In,Previous In)组合逻辑电路组合逻辑电路 时序逻辑电路时序逻辑电路7.1 概述 组合逻辑与时序逻辑组合逻辑电路的输出只与当
3、前输入值有关（稳态下），而时序逻辑电路的输出不仅取决于当前组合逻辑电路的输出只与当前输入值有关（稳态下），而时序逻辑电路的输出不仅取决于当前的输入值，而且取决于前一个输入值，因此必须有保存前一个输入值的部件，即寄存器的输入值，而且取决于前一个输入值，因此必须有保存前一个输入值的部件，即寄存器n静态CMOS逻辑电路n输出-输入逻辑关系与时间无关(开关过渡期除外）n利用晶体管的串-并联组合实现逻辑n晶体管数多（n个扇入需要2n个管子，n个NMOS，n个PMOS），占用面积大n速度较慢n功耗较小n动态CMOS逻辑电路n输出-输入逻辑关系与时间有关n利用时钟和MOSFET的电荷存储特性实现逻辑n晶体管
4、数少（n个扇入需要n+2个管子，n+1个NMOS，1个PMOS），占用面积小n速度较快(通过预充电，只有从输入1到0有延迟时间）n功耗较大7.1 概述 静态CMOS与动态CMOS7.1 概述 无比逻辑与有比逻辑与器件相对尺寸无关和无比逻辑：逻辑功能、与器件相对尺寸有关有比逻辑：逻辑功能、OHOLOHOLVVVV 或7.2 静态CMOS电路 基本构成上拉逻辑链下拉逻辑链VDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDNPMOS onlyNMOS only7.2 静态CMOS电路 阈值电压损失VDDVDD 0PDN0 VDDCLCLPUNVDDSDSDVDD|VTp
5、|CLSDVGS0 VDD-VTnCLVDDVDDSDVGS单用PUN或PDN传输逻辑，会产生阈值电压损失7.2 静态CMOS电路 PUP与PDN之间的对偶关系实例实例:NAND27.2 静态CMOS电路 一般设计步骤n用与、或、非门构成逻辑图；n利用nFET与逻辑门之间的关系（或并与串），在输出与地之间构成nFET电路；n利用pFET与逻辑门之间的关系（或串与并），在输出与VDD之间构成pFET电路；nnFET和pFET组合而成完整电路。cbaf7.2 静态CMOS电路 实例1:PUP与PDN设计CBAf7.2 静态CMOS电路 实例1:CMOS电路设计版图方案1版图方案2cbaf7.2 静
6、态CMOS电路 实例1:版图设计)()(edcbaf7.2 静态CMOS电路 实例2:PUP与PDN设计)()(edcbaf7.2 静态CMOS电路 实例2:版图设计VDDABCDDABCOUT=D+A(B+C)7.2 静态CMOS电路 实例37.2 静态CMOS电路 实例47.2 静态CMOS电路 OAI22 CABX=(A+B)(C+D)BADVDDXXGNDABCPUNPDNCDDABCD7.2 静态CMOS电路 延时与输入组态有关(1)CLBRnARpBRpARnCintnDelay is dependent on the pattern of inputsnLow to high t
7、ransitionnboth inputs go lowndelay is 0.69 Rp/2 CLnone input goes lowndelay is 0.69 Rp CLnHigh to low transitionnboth inputs go highndelay is 0.69 2Rn CL7.2 静态CMOS电路 延时与输入组态有关(2)A=B=10A=1,B=10A=1 0,B=1time psVoltage VInput DataPatternDelay(psec)A=B=0167A=1,B=0164A=01,B=161A=B=1045A=1,B=1080A=10,B=18
8、1NMOS=0.5m/0.25 mPMOS=0.75m/0.25 mCL=100 fF 规则规则 最坏的情况发生在有尽可能多的FET串联时的情形 最长的下降时间取决于最长的nFET串联链 最长的上升时间取决于最长的pFET串联链 步骤步骤 找到最长的nFET串联链导通时的逻辑组合，确定等效电路，计算时间参数，求出下降时间 找到最长的pFET串联链导通时的逻辑组合，确定等效电路，计算时间参数，求出上升时间7.2 静态CMOS电路 延时分析方法VDDVDDVDDCLFCLCLFFRpRpRpRpRpRnRnRnRnRnAAAAAABBBB(a)Inverter(b)2-input NAND(c)2
9、-input NORtp=0.69 Ron CL(assuming that CL dominates!)=RON反相器NAND2 NOR2LonpCRt69.0LworsenpfCRt,69.0LworsepprCRt,69.07.2 静态CMOS电路 传播延时:估算VDDCLFRpRpRnRnAABB2-input NAND1.Assume Rn=Rp=resistance of minimum sized NMOS inverter2.Determine“Worst Case Input”transition(Delay depends on input values)3.Example
10、:tpLH for 2input NAND-Worst case when only ONE PMOS Pullsup the output node-For 2 PMOS devices in parallel,the resistance is lower4.Example:tpHL for 2input NAND-Worst case:TWO NMOS in seriestpLH=0.69RpCLtpHL=0.69(2Rn)CL通过pFET对CL充电时，最坏情况是只有1个pFET导通，故有LpprpworsepCRtRR69.0,LnpfnworsenCRtRR)2(69.02,n通过n
11、FET对CL放电时，2个nFET均导通，故有7.2 静态CMOS电路 传播延时:NAND2下降时间tf最坏情况：2个nFET串联 x=1，y、z只有1个为1由nFET决定nFETnnLfRCCRtCtt2.2)2(2.211117.2 静态CMOS电路 延时计算实例:下降时间tf上升时间tr最坏情况：2个pFET串联 x=1，y、z同时为0由pFET决定)2(2.2)2(2.21111pFETppLrRCCRtCtt7.2 静态CMOS电路 延时计算实例:上升时间trn3nFET3N来完成，故有串联的个至少任何放电过程都会通过p2pFET2P来完成，故有的个串联最坏的充电路径需通过xdcbaf
12、)(7.2 静态CMOS电路 FET尺寸确定:实例1VDDCLFAABB2211VDDABCDDABC12222244FHere it is assumed that Rp=Rn 7.2 静态CMOS电路 FET尺寸确定:实例2OUT=D+A (B+C)7.3 镜像电路 定义 什么是镜像电路？电路的nFET和pFET部分具有相同的拓扑结构 nFET和pFET部分的晶体管尺寸可以有不同，以便使电特性对称7.3 镜像电路 实现XOR的镜像电路(1)电路对称版图结构对称开关模型pppoutpprRCRCt)2(2.2nnnoutnnfRCRCt)2(2.27.3 镜像电路 实现XOR的镜像电路(2)
13、镜像电路：2个pFET对Cp有贡献，tr较小AOI电路：4个pFET对Cp有贡献，tr较大7.3 镜像电路 实现XOR的镜像电路(3)7.3 镜像电路 实现XNOR的镜像电路镜像电路实现AOI电路实现ba7.4 准nMOS电路 有比逻辑VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNResistiveDepletionLoadPMOSLoad(a)resistive load(b)depletion load NMOS(c)pseudo-NMOSVT Ln，这是准nMOS特有的情形7.4 准nMOS电路 准nM
14、OS AOI比CMOS的AOI电路，FET少了许多。此版图未考虑p管和n管的面积比7.4 准nMOS电路 使能控制改善负载VABCDFCLM1M2M1 M 2EnableDD准nMOS管的上拉和下拉对PMOS管的面积要求相互冲突，为避免之，可采用这种自适应负载Adaptive Load。需要加大上拉强度时，使M1导通7.4 准nMOS电路 准nMOS特点优点优点 电路简单，需要FET数少，少占用芯片面积 CMOS门：N个输入需要2N个FET 准nMOS门：N个输入需要N+1个FET 适用于版图面积受限或者扇入很大的特殊场合缺点缺点 低电平VOL与pFET和nFET的尺寸比有关（有比逻辑）存在静
15、态功耗（输出低电平时，pFET与PDN形成导电通道）直流与开关特性非对称7.4 准nMOS电路 DCVSL:功能VDDPDN1OutVDDPDN2OutAABBM1M2特点n输入与输出信号同为双轨n同时实现反相门和同相门GNDM1M2|PDN1M2PDN2M10M21outVoutVVoutoutoutoutDDTpDD关断导通导通亦截止）处于高阻态（截止求值：导通截止，初始：优点n消除了静态功耗n可以实现全逻辑摆幅缺点n需要双轨输入信号n仍为有比逻辑n设计复杂 DCVSL：差分串联电压开关逻辑差分串联电压开关逻辑（Differential Cascode Voltage Switch Log
16、ic）7.4 准nMOS电路 DCVSL:AND-NANDBAAB7.4 准nMOS电路 DCVSL:瞬态响应00.20.40.60.81.0-0.50.51.52.5Time nsVoltage VA BA BA,BA,B延时321ps延时197psm25.0/m5.1pFETm25.0/m5.0M43Mm25.0/m1M21M为为、为、器件参数：同样面积的静态与非门的延时约为200ps7.4 准nMOS电路 DCVSL:XOR-XNOR PDN1和PDN2的某些FET可以共用BAABBBOutOut这种公用有利于减少面积7.4 准nMOS电路 差分逻辑的特点优点优点 对于同时生成正信号和反
17、信号而言,所需门的数量比单端门少 避免了单端门实现同相逻辑时因增加反相器引起的时差问题缺点缺点 需要布置的导线数量加倍,电路的拓扑结构较复杂 动态功耗较高单端门:实现同相输出需增加反相器差分门:同时实现反相输出和同相输出反相器延迟7.5 C2MOS电路 时钟信号)tt（时钟反信号（时钟信号C2MOS称为时钟控制CMOS版图反相器电路为输出端的为输入端、成为以均导通、均断开，输出为高阻态、与均截止、CMOSDataM2M11GNDM2M10fEVfEnDDn7.5 C2MOS电路 三态反相器 线隔开常用于将电路与公共总）（高阻高电平低电平三态电路,HiZ10Z7.5 C2MOS电路 C2MOS门
18、:结构 pFET静态逻辑电路nFET静态逻辑电路三态输出控制，与输入无关高阻态截止，输出、时，与输入有关静态逻辑运算的结果，导通，输出、时，ZHiM21M0M21M1C2MOS:时钟控制CMOS电路7.5 C2MOS电路 C2MOS门:电路 使tr使tf7.5 C2MOS电路 C2MOS门:版图 7.5 C2MOS电路 C2MOS门:特点 作用 通过控制逻辑门的内部操作，同步通过逻辑链的数据流 缺点 高阻态下，电荷泄漏Vout不能永久保持，其保持时间必须时钟周期 时钟频率ffmin Vout衰减的原因：体电荷泄漏、亚阈区电流、电荷分享等7.5 C2MOS电路 体电荷泄漏(1)npii泄漏电流泄
19、漏电流nFETpFET0)(dttdVCiiioutpnout总泄漏电流输出高电平时：0)(dttdVCiiioutnpout总泄漏电流输出低电平时：输出高电平情形7.5 C2MOS电路 体电荷泄漏(2)性下降关系电压随时间的变化呈线无关，解得与无关且与输出高电平时，假设tCIVtVtCtIiV)V(outLoutLout11)(,0,0)()()(1,1111xLoutxhxVVICVtVttVV间为电平所能保持的最长时，则逻辑允许的电平范围为若逻辑。同样有维持时间的问题无关，解得与无关且与输出低电平时，假设tCItVtCtiiIiV)V(outLoutnpLout)(,0,017.5 C2
20、MOS电路 体电荷泄漏(3)近似情形线性关系电压随时间的变化呈非有关，则有均与、实际上dttdVtCtItCIoutLoutL)()()(实际情形7.5 C2MOS电路 亚阈区电流thTGSnVVVDLeLWII/)(0流可表示为亚微米器件的亚阈区电与VDD有关，10-9AkT/q=26mV(300K)2MHz/15.0A1.020kHz/150nA11,fF501hhLhhLxouttfstItfstIVVVC亚阈区电流体泄漏电流，则若7.6 动态CMOS电路 基本结构时钟信号：控制电路的工作并实现同步实现逻辑操作DDoutoutpDDnpVVV使充电，对通过，截止，输出与输入无关导通，预充
21、电：CMMM0V0M01nFETMM1nDDDDoutnpVVV放电，使和，则输出通过逻辑阵列若运算结果为逻辑；持，则输出为高阻态，保若运算结果为逻辑逻辑阵列运算得到输出导通，输入经截止，求值：预充电管:提供输出高电平求值控制管:保证预充电期间无静态功耗输出电容：包括结电容、扇出门输入电容和布线电容，保持预充电电平7.6 动态CMOS电路 基本类型MpMeVDDPDNIn1In2In3OutMeMpVDDPUNIn1In2In3OutCLCLp networkn network2 phase operation:Evaluation Precharge 下拉n网络 上拉p网络PDN表示下拉nF
22、ET逻辑链，PUN表示上拉nFET逻辑链。下拉n网络最为多用。用PMOS管亦能构成动态CMOS电路，但速度较慢CBAfMpMeVDDOutABC静态CMOS实现动态CMOS实现CLKCBACLKOut)(7.6 动态CMOS电路 实例:AOI门7.6 动态CMOS电路 与静态CMOS的比较与静态CMOS相同之处 全逻辑摆幅，无比逻辑 下拉网络由nMOS逻辑链构成，构成方式与静态CMOS相同 无静态功耗与静态CMOS不同之处 晶体管数少：只需N2个FET，而静态CMOS需2N个FET 开关速度快：晶体管数少，无低至高延迟时间，负载电容小，无短路电流 噪声容限小：VM、VIH、VIL均近似等于VT
23、n，而静态CMOS近似等于VDD/2 动态功耗较大：时钟电路消耗功率较大（负载电容大，翻转频度高），预充电过程需消耗电流 需要时钟控制信号 需要保持输出高电平：电荷泄漏、电荷分享、背栅耦合、时钟反馈等问题使输出高电平保持时间有限7.6 动态CMOS电路 实例:NAND4(1)预充电至高电平SPICE仿真结果：计算条件为当CLK=1时，所有的in=1尺寸放大可减少tpre，但会增加时钟负载7.6 动态CMOS电路 实例:NAND4(2)4输入动态CMOS的DC和AC参数全逻辑摆幅低噪声容限低至高延时为0 预充电需要时间7.6 动态CMOS电路 输入毛刺对输出的影响图6.53左，所有In联到一起假
24、定输入出现0VG的毛刺求值时间很短时，输入毛刺会影响输出电平，即输入毛刺电压越大，输出电平越小GVoutV7.6 动态CMOS电路 版图:NAND3cbaf控制门加入nFET尺寸 tf7.6 动态CMOS电路 版图:NAND47.6 动态CMOS电路 信号完整性问题 电荷泄漏 电荷分享 电容耦合 互连串扰 少子电荷注入 电源噪声7.6 动态CMOS电路 电荷泄漏:问题亚阈区漏电漏pn结漏电min/101ftfTtVVVVACLKhhoutoutDDout时钟频率）于时钟周期（保持高电平的时间应大逐渐衰减随时间漏电流应保持不变。但因存在时，输出处于高阻态，且压上最终稳定在一个中间电的漏电流的漏电
25、流outoutpoutVVMVM17.6 动态CMOS电路 电荷泄漏:实例动态CMOS反相器m25.0/m5.0所有器件尺寸均为最后Vout的稳定电压若小于扇出逻辑门的开关阈值，就会导致错误的输出7.6 动态CMOS电路 电荷泄漏:对策 常通上拉器件，为负载电容补充电荷，尺寸较小以削弱因此而产生的有比问题及静态功耗上拉器件仅在输出为高电平时接通，为负载电容补充电荷，无静态功耗静态泄漏器（Static bleeder）电平恢复器（Level Restorer）7.6 动态CMOS电路 电荷分享:概念电荷分享电荷分享（Charge sharing）FET之间的寄生电容与负载电容分享放电电荷和充电电
26、荷，导致输出电压衰减时钟上升沿前：Ma、Mb均截止，CL上电荷充满，以保持其高电平时钟上升沿后：Ma导通，Mb截止，CL上的电荷在CL和CA间重新分配，使Vout有所下降MaCLClkClkCACBB=0AOutMpMeMbNAND2一般在串联PDN中才会出现这种效应。在右边这个例子中，一个nFET导通、一个nFET截止7.6 动态CMOS电路 电荷分享:NAND2分析(1)B 0ClkXCLCaCbAOutMpMaVDDMbClkMe)0,1(),BA最坏情形：（DDfoutxoutDDLXDDoutVVVtVtVVCQVVV最终：之中：初始：)(,)(,0)0(,)0(,TnDDLaDDf
27、outTnDDLaDDfTnDDafLDDLaTnDDxTnDDfVVCCVVVVVCCVVVVCVCVCQMVVVVVV，电荷再分配后电荷再分配前导通，则以确保，则若DDLaaDDfoutDDaLLffaLDDLfxTnDDfVCCCVVVVCCCVVCCVCQVVVVV，电荷再分配后电荷再分配前则，则若)(,7.6 动态CMOS电路 电荷分享:NAND2分析(2)B 0ClkXCLCaCbAOutMpMaVDDMbClkMe)2(,)1(,为上述情形时，当为上述情形时，当代入上式可知将TnoutTnDDTnLaTnoutTnDDTnLaTnoutVVVVVCCVVVVVCCVV翻转重者导致
28、后级出现错误功耗轻者导致本级出现静态outV尽可能地小故要求通常希望LaTpTnoutCCVVV|,|,C1、C2与Cout分享放电电荷求值期7.6 动态CMOS电路 电荷分享:NAND3分析)0,1,1(),cba输入（最坏情形：foutfoutoutDDoutDDoutVCCCQiVVVViVVVVCQVVVV),0,0,21212121（终止，电流最终：形成电流之中：开始：求值期DDDDoutoutffoutDDoutVVCCCCVVCCCV2121)(C电荷守恒原理21CCCVoutout 尽量小，就要求的发为了使电荷分享效应引TnoutVV假定：7.6 动态CMOS电路 电荷分享:X
29、NOR3分析)1,0,1(),1,1,0(),CBA（最坏情形：V94.0输出电压变化：因电荷分享导致的V56.194.05.2开关阈值：要求负载反相器的CBAy7.6 动态CMOS电路 电荷分享:对策MpMeVDDOutABMaMbMblMpMeVDDOutABMaMbMbl(b)Precharge of internal nodes(a)Static bleeder 为内部寄生电容预充电，但会增加面积和电容14M021OutOutIn使漏电容耦合源及栅的栅通过过程：门有少量静态功耗静态过多会导致求值错误；不能降至作用：NAND1OV02Outut7.6 动态CMOS电路 电容耦合:背栅耦合
30、动态NAND2静态NAND2(A,B)=(0,0)Out1=1(高阻态）VoltageTime,nsClkInOut1Out2背栅耦合Backgate Coupling出现在动态电路与静态电路级联的情形中)(1OMpDDVutCLK有所上升电容耦合使漏的栅上升沿通过过程：闩锁诱发；衬底漏电流衬底结正偏的漏作用：CMOS-Mp7.6 动态CMOS电路 电容耦合:时钟馈通(1)动态NAND2静态NAND2(A,B)=(0,0)Out1=1(高阻态）VoltageTime,nsClkInOut1Out27.6 动态CMOS电路 电容耦合:时钟馈通(2)ClkClkIn1In2In3In4OutIn&
31、ClkOutTime,nsVoltageClock feedthroughClock feedthrough时钟的上升沿和下降沿均会引发时钟馈通效应7.7 多米诺逻辑 动态CMOS的串级问题ClkClkOut1InMpMeMpMeClkClkOut2VtClkInOut1Out2VVTn保持保持101动态CMOS门的输入若出现10的翻转，就会导致预充电电荷的损失 要避免这种损失，应使动态CMOS门在求值时只出现01的翻转，方法是在预充电期间置所有的输入为0且无法恢复已损失了，但此时停止截止直至导通之前的延时期内，求值：在预充电：V2Out2MOut1;2M101Out2,10CLK22OutV
32、OutVoutVoutVoutTnTnDDDD10M2M1在动态CMOS单元之间加1个反相器（多米诺单元）7.8 多米诺逻辑 多米诺逻辑单元构成基本动态逻辑基本动态逻辑静态反相器静态反相器在基本动态逻辑门基础上加一个静态反相器，即构成多米诺逻辑（Domino Logic）7.8 多米诺逻辑 多米诺逻辑的级联In1In2PDNIn3MeMpClkClkOut1In4PDNIn5MeMpClkClkOut2Mkp1 11 00 00 11 11 0优点 无预充电荷损失：预充电之后所有单元的输入都被置为0，故只能有01翻转 抗噪声能力强：输出反相器可根据扇出来优化 开关速度非常快：只有输出上升沿的延
33、时（tpHL=0），预充电、求值时的负载电容均为内部电容 抵抗电荷泄漏能力强：反相器加1个pMOS管即可构成电平恢复器缺点 非反相门，难以实现诸如XOR、XNOR这样需要NOT运算的逻辑 必须有时钟 输出有电荷泄漏及电荷分享等寄生效应7.8 多米诺逻辑 特点AND2电路OR2电路AND3版图 多米诺逻辑门实例多米诺逻辑门实例7.8 多米诺逻辑 基本逻辑门0,0321置使所有的同时进行预充电：f、C、CC诺骨牌”依次进行，有如“多米求值：3211、f、ff7.8 多米诺逻辑 逻辑链构成只有当所有前级的电平转换已完成，本级才会有动作。7.8 多米诺逻辑 名称由来ClkClkIniPDNInjIni
34、InjPDNIniPDNInjIniPDNInj7.8 多米诺逻辑 取消求值管:好处 在预充电期间，多米诺门的输入恒为0，故可取消求值管，可以减少时钟负载（为原来的1/2），并提高下拉的驱动能力（减少1个串联FET）MpMeVDDPDNClkIn1In2In3Out1ClkMpMeVDDPDNClkIn4ClkOut2MrVDDInputs=0during prechargeCan be eliminated!7.8 多米诺逻辑 取消求值管:坏处延长预充电周期：预充电需通过逻辑链传播，仅当out1预充电完毕并使In2转为0时，out2才能开始预充电，依此类推存在额外功耗：上拉器件和下拉器件有可
35、能同时导通VDDClkMpOut1In11 0VDDClkMpOut2In2In31 00 10 11 0VDDClkMpOutnInn0 11 0上的电荷提供一个电流来补充始终导通xGCVMK0电荷的释放上不至于过多影响弱导通很小xCLW MK/7.8 多米诺逻辑 电荷保持电路1加速充电提供附加充电电流导通较大充电时，MKxxVC不影响放电不提供附加电流不导通较小放电时，MKxxVC7.8 多米诺逻辑 电荷保持电路27.8 多米诺逻辑 实现反相逻辑:重构逻辑7.8 多米诺逻辑 实现反相逻辑:差分多米诺ABMeMpClkClkOut=ABABMkpClkOut=ABMkpMp1 01 0ono
36、ffn优点：同时实现同相和反相逻辑，无比逻辑n缺点：需要双轨信号，动态功耗较大（每个时钟周期必定有一次翻转）AND2/NAND2门单个逻辑门多个输出端实现多个逻辑用于F、G间节点的预充电GFf27.8 多米诺逻辑 多输出多米诺逻辑:结构用于输出节点的预充电MODL：Multiple-output domino logic本电路常用于超前进位加法器中7.8 多米诺逻辑 多输出多米诺逻辑:实例n每个内部节点均需预充电n需被别的逻辑调用的子逻辑置于PDN下端n求值晶体管数大大减少7.8 多米诺逻辑 组合多米诺逻辑:实例ABCO 1DEFO 2GHO 3GHABCDEFO7.8 多米诺逻辑 np-CM
37、OS:结构In1In2PDNIn3MeMpClkClkOut1In4PUNIn5MeMpClkClkOut2(to PDN)1 11 00 00 1n无串级问题：n块输入只允许 0 1翻转，p块输入只允许1 0翻转n速度较慢：如不增加额外的面积，p块比n块慢预充电管求值控制管求值控制管预放电管n块p块nMOS下拉链pMOS上拉链VDDCi0A0B0B0A0VDDB1A1VDDA1B1Ci1Ci2Ci0Ci0B0A0B0S0A0VDDVDDVDDB1Ci1B1A1A1VDDS1Ci17.8 多米诺逻辑 np-CMOS:实例2位全加器计算进位计算和n块n块p块p块In1In2PDNIn3MeMpC
38、lkClkOut1In4PUNIn5MeMpClkClkOut2(to PDN)to otherPDNsto otherPUNs7.8 多米诺逻辑 np-CMOS:NORA逻辑若要将n块直接连到n块，仍需加反相器，如多米诺逻辑一样 定义 单轨逻辑：输入变量0或1，输出变量0或1，单个出现 双轨逻辑：输入变量 、，输出变量、，成对出现 举例（AND2）单轨逻辑：输入a、b，输出ab 双轨逻辑：输入a、b、，输出ab、7.9 双轨逻辑电路 定义XXffababn优点优点n速度快；大约是单轨电路的2倍n同时实现非反相逻辑和反相逻辑n缺点缺点n输入、输出数加倍n电路复杂，布线开销大，设计难度高dtdx
39、dtxddtdxdtxddtdxdxdfxxfxx2,则若7.9 双轨逻辑电路 特点f7.9 双轨逻辑电路 DCVSL:结构Sw1和Sw2互补，一个断开，另一个必闭合使输出结果保持到输入发生变化时为止 差分串联电压开关逻辑差分串联电压开关逻辑逻辑与电路对称7.9 双轨逻辑电路 DCVSL:实例 以nFET逻辑对为基本单元，堆叠形成各种逻辑7.9 双轨逻辑电路 DCVSL:结构化设计 用nFET对构成逻辑树7.9 双轨逻辑电路 DCVSL:结构化设计实例17.9 双轨逻辑电路 DCVSL:结构化设计实例2具有3层逻辑树的动态CVSL电路课本（上一页）（1）列出输入端对应的层次（2）真值表为“1”
40、对应于 通路相连接，而真值表为“0”对应于f=0的通路相连接fabaa7.9 双轨逻辑电路 CPL:AND/NANDa保证a=0时f=0保证全轨输出 互补传输管逻辑（互补传输管逻辑（Complimentary Pass transistor Logic）fabaaabfaaabaababfabaaab7.9 双轨逻辑电路 CPL:OR/XOR电路结构相同，只是输入变量组合不同fabaaabfaaababab7.9 双轨逻辑电路 CPL:NAND4XABBBABXABBBABAB7.9 双轨逻辑电路 CPL:特点 优点 电路形式简洁 单元版图可以复用 缺点 存在阈值电压损失 输入变量可能需要驱动
41、1个以上的FET7.10 CMOS逻辑电路比较 数据有比/无比静态功耗晶体管数目芯片面积（m2)传播延时（nsec)静态CMOS无比无85330.61准nMOS有比有52881.49CPL 无比无128000.75动态CMOS无比无61220.37注：数字比较以NAND4为例。7.10 CMOS逻辑电路比较 优缺点实现电路优点缺点静态CMOS稳定性好，噪声容限高，适合EDA设计晶体管数多，大扇入时面积大准nMOS电路简单，晶体管数少噪声容限小，有静态功耗，有比逻辑动态CMOS速度快，面积小定时刷新对电路最低频率有限制，存在电荷泄漏等寄生效应本章作业 课本272页9.11，9.12，9.15，9
42、.167.11 多路选择器 2选1 MUX:功能描述符号符号选择端输出端输入端spspf10逻辑表达式逻辑表达式行为描述行为描述NAND2NAND2实现实现传输门实现传输门实现传输管实现传输管实现16个FET8个FET,但寄生电容、电阻大延迟大8个FET，版图布线面积小，需在输出端加非门把输出高电平从VDD-VTn恢复到VDD7.11 多路选择器 2选1 MUX:电路实现符号符号选择端输出端输入端013012011010sspsspsspsspf逻辑表达式逻辑表达式行为描述行为描述7.11 多路选择器 4选1 MUX:功能描述门级描述门级描述门级实现（基于门级实现（基于NANDNAND）7.1
43、1 多路选择器 4选1 MUX:门级实现管级描述管级描述nMOSnMOS管级实现管级实现W0W1W2W3W_OW_x7.11 多路选择器 4选1 MUX:管级实现nMOSnMOS版图版图nMOSnMOS电路图电路图7.11 多路选择器 4选1 MUX:物理版图7.11 多路选择器 4选1 MUX:CMOS实现位级实现位级实现符号符号行为描述行为描述7.11 多路选择器 8bit 2选1 MUX:逻辑用8个1bit 2:1MUX构成1个8bit2:1MUX7.11 多路选择器 8bit 2选1 MUX:版图n:m MUXn:m MUX：通过m位选择字，将n个输入中的一个选送到输出f)(log22
44、nmnm7.11 多路选择器 n:m 数据选择器规律规律 VLSI部件的描述与实现 VLSI部件的表征方法图形描述：电路符号逻辑图电路图版图功能符号：逻辑表达式，真值表，卡诺图HDL描述：行为级，门级（结构级之一），管级（结构级之二）VLSI部件实现的多样性 同一逻辑功能可以用不同的逻辑门组合来实现 同一个逻辑门组合可以用不同的管级电路来实现 同一个管级电路可以用不同的物理版图来实现7.12 二进制译码器 2/4译码器:定义高电平有效高电平有效低电平有效低电平有效 符号真值表由2个输入s1、s0的值来确定4个输出d0d1中哪一个处于高电平或低电平高电平有效高电平有效低电平有效低电平有效逻辑表达
45、式行为描述7.12 二进制译码器 2/4译码器:描述知识复习知识复习 基本定律 交换律 分配律 恒等律 互补律 狄摩根定律（Demorgans Theorem）化简规则abbaabba布尔代数基本定律)()()()()()(cabacbacabacbaaaaa1001aaaababababa)()(abaababaababaa高电平有效高电平有效7.12 二进制译码器 2/4译码器:门级实现(1)低电平有效低电平有效7.12 二进制译码器 2/4译码器:门级实现(2)输入n位控制字，使m条输出线中的一条有效（高电平有效置1，低电平有效置0），而其余m-1条输出线不受影响。)(log22mnmn
46、7.12 二进制译码器 n/m译码器7.13 优先权译码器 8位:功能输入输出假定优先权次序从高位到低位排列，则当最优先位d7为1时，输出7（用三位二进制码Q2Q0表示），然后判断次最优先位d6是否为1，若为1则输出6，否则继续判断d5，以此类推。有任何1个输入为1时，Q3=1，否则为0。module Priority_8(Q,Q3,d);input7:0 d;output Q3;output 2:0Q;always (d)begin Q3=1;If(d7)Q=7;elseif(d6)Q=6;elseif(d5)Q=5;elseif(d4)Q=4;elseif(d3)Q=3;elseif(d2
47、)Q=2;elseif(d1)Q=1;elseif(d0)Q=0;else begin Q3=0;Q=3b000;end end Endmodule HDL行为描述7.13 优先权译码器 8位:描述7.13 优先权译码器 8位:门级实现7.13 优先权译码器 8位:管级实现对于1个n位字，先设定各个位的优先权次序，用输出表示最高优先权的输入位的位置。7.13 优先权译码器 n位END 第7章 组合逻辑电路提问题（1）在管子尺寸、电路扇入均相同的情况下，静态CMOS电路中的与非门、或非门哪一个更快些？为什么？如果一个静态CMOS反相器的pMOS管与nMOS管的沟道尺寸一样，其上升时间和下降时间哪一个大？为什么？在管子尺寸、扇入均相同的情况下，准nMOS电路中的与非门、或非门哪一个输出低电平更低？为什么？在CMOS逻辑电路中的电路节点可能处于的逻辑状态有几种？与静态CMOS相比，动态CMOS有什么优点和缺点？时钟信号在动态CMOS电路中起什么作用？提问题（2）n与普通的动态CMOS电路相比，多米诺逻辑有何好处？有何坏处？n取消多米诺电路中的求值控制管，有何好处？有何坏处？
