1、4.1 编码器编码器所谓编码就是赋予选定的一系列二进制代码以所谓编码就是赋予选定的一系列二进制代码以固定的含义。（从码的角度看）固定的含义。（从码的角度看）给输入信号一个特定代码。（从信号角度看）给输入信号一个特定代码。（从信号角度看）n个二进制代码（个二进制代码（n位二进制数）有位二进制数）有2n种不种不同的组合，可以表示同的组合，可以表示2n个信号。个信号。一、二进制编码器一、二进制编码器将一系列信号状态编制成二进制代码。将一系列信号状态编制成二进制代码。（一）（一）3位二进制编码器位二进制编码器设八个输入端为设八个输入端为I0 I7，八个信号，与之对应的输八个信号，与之对应的输出设为出设
2、为Y0、Y1、Y2，共三位二进制数。共三位二进制数。设计编码器的过程与设计一般的组合逻辑电路设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出真值表，然后写出逻辑表达式并相同，首先要列出真值表，然后写出逻辑表达式并进行化简，最后画出逻辑图进行化简，最后画出逻辑图。输入 输 出 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 输输入入8个互斥的信号个互斥的信号输输出出3位二进制代码位二进制代码753175310763276321765476542IIIIIIIIYIIIIIII
3、IYIIIIIIIIY753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a)由或门构成(b)由与非门构成111&逻逻辑辑表表达达式式逻辑图逻辑图存在问题：几个输入信号同时出现，输出将变成不确定存在问题：几个输入信号同时出现，输出将变成不确定解决办法：不同的信号给予不同的优先级解决办法：不同的信号给予不同的优先级（二）（二）3 3位二进制优先编码器位二进制优先编码器 优先编码器：优先编码器：允许几个信号同时输入，但电路只对其中优先
4、级别最高的进行编码，不理睬级别低的信号。实用优先编码器（实用优先编码器（7414874148）：）：在普通编码器的基础上再增加三个控制端和两个电源端，并用负逻辑电路实现，详细参见教材第129页的图4.1.33位二进制优先编码器位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0
5、0设I7的优先级别最高，I6次之，依此类推，I0最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑表达式逻辑图逻辑图111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08线线-3线线优优先先编编码码器器 如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。（三）集成（三）集成3 3位二进制优先编
6、码器位二进制优先编码器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a)引脚排列图(b)逻辑功能示意图集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148ST(EI)为使能输入端，低电平有效。YS(EO)为使能输出端，通常接至低位芯片的端。YS 和ST配合可以实
7、现多级编码器之间的优先级别的控制。YEX (GS)为扩展输出端，是控制标志。YEX 0表示是编码输出；YEX 1表示不是编码输出。输 入输 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二进制优先编码器位二进制优
8、先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先
9、编码器优先级别从015 II递降 二、二二、二 -十进制编码器十进制编码器将十个状态（对应于十进制的十个代码）编制成将十个状态（对应于十进制的十个代码）编制成BCD码。码。十个输入十个输入需要几位输出？需要几位输出？四位四位输入：输入：I0 I9。输出：输出：F3 F0（一）一）8241BCD码编码器码编码器输入 F3 F2 F1 F0 I0 0 0 0 0 I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1 I4 0 1 0 0 I5 0 1 0 1 I6 0 1 1 0 I7 0 1 1 1 I8 1 0 0 0 I9 1 0 0 1 真值表真值表输入 F3 F2 F1 F0
10、 I0 0 0 0 0 I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1 I4 0 1 0 0 I5 0 1 0 1 I6 0 1 1 0 I7 0 1 1 1 I8 1 0 0 0 I9 1 0 0 1 98983IIIIF76542IIIIF 76321IIIIF 975310IIIIIF 逻辑图略逻辑图略I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0
11、 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 0（二）（二）8421 BCD码优先编码器码优先编码器真值表真值表优先级别从 I9至 I0递降逻辑表达式逻辑表达式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIII
12、IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY逻辑图逻辑图11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01&1&1&1在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8421 BCD 码优先编码器。16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND（三）集成（三）集成10线线-4线优先编码器
13、线优先编码器输入端和输出端都是低电平有效本节小结用二进制代码表示特定对象的过程用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为称为编码；实现编码操作的电路称为编码器。编码器。编码器分二进制编码器和十进制编编码器分二进制编码器和十进制编码器，各种编码器的工作原理类似，码器，各种编码器的工作原理类似，设计方法也相同。集成二进制编码器设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码和集成十进制编码器均采用优先编码方案。方案。译码是编码的逆过程，即将某个二进制译码是编码的逆过程，即将某个二进制翻译成电路的某种状态。翻译成电路的某种状态。一、一、二进制译码器二进制译码器将将
14、n种输入的组合译成种输入的组合译成2n种电路状态。种电路状态。也叫也叫n-2n线译码器。线译码器。译码器的输入：译码器的输入：译码器的输出：译码器的输出：（只有一个高（低）电平）（只有一个高（低）电平）&1Y0Y2Y3YA1A0EI(一一)2位二进制译码器位二进制译码器2-4线译码器线译码器74LS139的内部线路的内部线路输入输入控制端控制端输出输出11111 A1 A0 1 X X 1 1 1 1 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 1 0 EI0Y1Y2Y3YEI1EI101A11A01Y11Y21Y31Y01A11A0
15、1Y11Y21Y31YEI202A12A02Y12Y22Y32YccUGND32Y22Y12Y02Y12A02AEI2例：利用线译码器分时将采样数据送入计算机。例：利用线译码器分时将采样数据送入计算机。总线总线0Y1Y2Y3Y0A1AS2-4线译线译码器码器ABCD三态门三态门三态门三态门三态门三态门三态门三态门AEBECEDE000全为全为1工作原理工作原理：（以：（以A0A1=00为例）为例）数据数据0Y1Y2Y3Y0A1AS2-4线译线译码器码器ABCD三态门三态门三态门三态门三态门三态门三态门三态门AEBECEDE总线总线脱离总线脱离总线 (二二)集成集成3线线-8线译码器线译码器74
16、LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a)引脚排列图(b)逻辑功能示意图A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、为选通控制端。当G11、时，译码器处于工作状态；当G10、时，译码器处于禁止状态。07YYAG2BG2022B
17、AGG122BAGG真值表真值表输 入使 能选 择输 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1输输入入：自然二进制码：自然二进制码输输出出：
18、低电平有效：低电平有效BAGGG222Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能译码输出 A0A1A2 A3 “1”译码输入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74LS138的级联的级联4 线-16 线译码器二、二二、二-十进制译码器十进制译码器 集成8421 BCD码译码器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VC
19、C A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a)引脚排列图(b)逻辑功能示意图三、显示译码器三、显示译码器二二-十进十进制编码制编码显示译显示译码器码器显示显示器件器件在数字系统中，常常需要将运算结果用在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到人们习惯的十进制显示出来，这就要用到。abcdefgh a b c d a f b e f g h g
20、 e c d(a)外形图(b)共阴极(c)共阳极+VCCabcdefgh 数码显示器数码显示器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。：abcdefg显示器件显示器件：常用的是常用的是七段显示器件（共阴）七段显示器件（共阴）abcdfga b c d e f g1 1 1 1 1 1 0 00 1 1 0 0 0 0 11 1 0 1 1 0 1 2e显示译码器：显示译码器：74LS48的管脚图的管脚图16Vcc174LS48BCRBIDA GNDLT BI输 入输 出功能或十进制数LT RBIA3 A2 A1 A
21、0RBOBI/a b c d e f gRBOBI/(灭灯)LT(试灯)RBI(动态灭零)0 1 00 0 0 00(输入)100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00
22、 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表由真值表可以看出，为了增强器件的功能，在 74LS48 中还设置了一些辅助端。这些辅助端的功能如下：（1）试灯输入端LT：低电平有效。当LT0 时，数码管的七段应全亮，与输入的译码信号无关。本输入端用
23、于测试数码管的好坏。（2）动态灭零输入端RBI：低电平有效。当LT1、RBI0、且译码输入全为 0 时，该位输出不显示，即 0 字被熄灭；当译码输入不全为 0 时，该位正常显示。本输入端用于消隐无效的 0。如数据0034.50 可显示为 34.5。（3）灭灯输入/动态灭零输出端RBOBI/：这是一个特殊的端钮，有时用作输入，有时用作输出。当RBOBI/作为输入使用，且RBOBI/0 时，数码管七段全灭，与译码输入无关。当RBOBI/作为输出使用时，受控于LT和RBI：当LT1 且RBI0 时，RBOBI/0；其它情况下RBOBI/1。本端钮主要用于显示多位数字时，多个译码器之间的连接。辅助端功
24、能辅助端功能10 0 0 0 0 0 0 0 1 0 0 1小数点0 0 1 1 0 1 1 1 0 0 0 0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBI RBOA3A2A1A0数码显示电路的动态灭零数码显示电路的动态灭零整数部分：高位的RBOBI/与低位的RBI相连小数部分：低位的RBOBI/与高位的RBI相连7653174211)7,6,5,3(),()7,4,2,1(),(mmmmmCBACmmmmmCBASiiiiiiii 四、译码器的应用四、译码器
25、的应用1、用二进制译码器实现逻辑函数、用二进制译码器实现逻辑函数&AiBiCi-1 1SiCiA0 Y0A1 Y1A2 Y2 Y3 Y4STA Y5STB Y6STC Y774LS138画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非-与非形式。与非形式。2、用线译码器设计多输出逻辑电路、用线译码器设计多输出逻辑电路从功能表可知：从功能表可知：10001AAAAY10011AAAAY10102AAAAY103AAY A1 A0 1 X X 1 1 1 1 0 0 0 0
26、1 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 1 0 EI0Y1Y2Y3Y二二四译码器功能表四译码器功能表例：例：用用2-4线译码器产生一组多输出函数。线译码器产生一组多输出函数。01011AAAAZ01201AAAAZ参考上页的逻辑式参考上页的逻辑式可知可知100AAY101AAY 120AAY130AAY 211YYZ320YYZ接线图接线图211YYZ320YYZ0Y1Y2Y3YS1A0A1A0AZ2Z111113、用二进制译码器实现码制变换、用二进制译码器实现码制变换Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y
27、12 Y13 Y14 Y15十十进进制制码码8421码码Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码余余3码码Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码2421码码本节小结把代码状态的特定含义翻译出来的过程称为译把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、
28、十进制译码器及字符译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计显示译码器，各种译码器的工作原理类似，设计方法也相同。方法也相同。二进制译码器能产生输入变量的全部最小项，二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上与非门即可实现式，所以，由二进制译码器加上与非门即可实现任何组合逻辑函数。此外，用任何组合逻辑函数。此外，用4 4线线-16-16线译码器还线译码器还可实现可实现BCDBCD码到十进制码的变换。码到十进制码的变换。重点、难点重点、难点4.3
29、数据选择器数据选择器。A0A1D3D2D1D0W控制信号控制信号数据选择数据选择器类似一器类似一个多投开个多投开关。选择关。选择哪一路信哪一路信号由相应号由相应的一组控的一组控制信号控制信号控制。制。从从n个数据中选择一路传输，称为个数据中选择一路传输，称为一位数据选择器一位数据选择器。从从m组组数据中各选择一路传输，称为数据中各选择一路传输，称为m位数据选择器。位数据选择器。W3X3Y3W3X2Y2W3X1Y1W3X0Y0A控制信号控制信号四二选一选择器四二选一选择器一、一、4选选1数据选择器数据选择器输入输入 输出输出 A1 A0 W 1 0 0 0 0 D0 0 1 0 D1 1 0 0
30、 D2 1 1 0 D3 E功能表功能表控制端控制端013012011010AADAADAADAADW逻辑图逻辑图1111D0 D1 D2 D3A1A0&1Y 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND1 1、集成双、集成双4 4选选1 1数据选择器数据选择器74LS15374LS153输 入输 出 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3选通控制端选通控制端
31、S为低电平有效，即为低电平有效，即S=0时芯片被选中，时芯片被选中，处于工作状态；处于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。二、集成数据选择器二、集成数据选择器2集成集成8选选1数据选择器数据选择器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0 时S 1时，选 择 器 被 禁 止，无 论 地 址 码 是
32、什 么，Y总 是 等 于0输 入输 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0DD1 1DD2 2DD3 3DD4 4DD5 5DD6 6DD7 7D74LS151的的真真值值表表3、集成数据选择器的扩展、集成数据选择器的扩展D0D7EA0A1A2YD0D7EA0A1A2Y&A0A1A2A3D8D15 D0D7=0D0 D7=1D0 D71用两片用两片74LS151构成十六选一数据选择器构成十六选一数据选择器用两片用两片74LS
33、151构成十六选一数据选择器构成十六选一数据选择器D0D7GA0A1A2YD0D7GA0A1A2Y&A0A2A2A3D8D15 D0D7=1D8 D15=1D8 D151中规模组件都是为了实现专门的逻辑功能而设计，但是中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。通过适当的连接，可以实现一般的逻辑功能。用中规模组件设计逻辑电路，可以减少连线、提高可靠性。用中规模组件设计逻辑电路，可以减少连线、提高可靠性。下面介绍用选择器和译码器设计组合逻辑电路的方法。下面介绍用选择器和译码器设计组合逻辑电路的方法。三、数据选择器的应用三、数据选择器的应用用数据选择器设
34、计逻辑电路用数据选择器设计逻辑电路输入输入 输出输出 A1 A0 W 1 0 0 0 0 D0 0 1 0 D1 1 0 0 D2 1 1 0 D3 E四选一选择器功能表四选一选择器功能表)()()()(013120100101AADAADAADAADW时：0E类似三变量函数的表达式！类似三变量函数的表达式！基本步骤基本步骤确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 ABCBACBALn个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选用74LS153 2 74LS153有两个地
35、址变量。求求Di 3 （1）公式法）公式法函数的标准与或表达式：103210mmCmCmABCBACBAL4选1数据选择器输出信号的表达式：33221100DmDmDmDmY比较L和Y，得：103210DDCDCD、3 画连线图画连线图 4 C C 0 1 A B 0Y74LS153D0 D1 D2 D3 A1 A0 ST L21 4 例：例：利用四选一选择器实现如下逻辑函数。利用四选一选择器实现如下逻辑函数。AGGARGARGARY与四选一选择器输出的逻辑式比较与四选一选择器输出的逻辑式比较)()()()(013120100101AADAADAADAADW可以令：可以令：0AA 1AG RD
36、D10RD 2变换变换）（）（）（GAAGRAGRAGRY1)(13DD0D1D2D3A0A1WAGRY“1”E接线图接线图74LS1531用用n位输入的数据选择器，可以产生位输入的数据选择器，可以产生任何一种输入变量数不大于任何一种输入变量数不大于n+1的组的组合逻辑函数。合逻辑函数。设计时可以采用函数式比较法。控设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以制端作为输入端，数据输入端可以综合为一个输入端。综合为一个输入端。4.2.3 数据分配器数据分配器由地址码决定将输入数据送给哪路输出。输 入输出A1 A0Y0 Y1 Y2 Y3D0 00 11 01 1D 0 0 00 D
37、 0 00 0 D 00 0 0 D真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据013012011010 ADAYADAYAADYAADY一、一、1路路-4路数据分配器路数据分配器逻辑图逻辑图 1 1 D A1 A0 Y0 Y1 Y2 Y3&013012011010 ADAYADAYAADYAADY 二、二、集成数据分配器及其应用集成数据分配器及其应用1 1、集成数据分配器、集成数据分配器 把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。G2BG1G2A 数据输出1 Y0 Y1 Y2STC 74LS138 Y3
38、 Y4STA Y5STB Y6 Y7 A2 A1 A0 D由由74LS13874LS138构成的构成的1 1路路-8-8路数据分配器路数据分配器数据输入端数据输入端G1=1G2A=0地址输入端地址输入端G2BG1G2A数据发送端数据接收端选择控制端数据输入数据输出1SD0D1D2D3 73LS151 YD4D5D6 END7 A2 A1 A0 Y0 Y1 Y2STC 74LS138 Y3 Y4STA Y5STB Y6 Y7 A2 A1 A02、数据分配器的应用、数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统数据分配器和数据选择器一起构成数据分时传送系统本节小结数据分配器的逻辑功
39、能是将数据分配器的逻辑功能是将1 1个输入数据传送到个输入数据传送到多个输出端中的多个输出端中的1 1个输出端，具体传送到哪一个输个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。出端，也是由一组选择控制信号确定。数据分配器就是带选通控制端即使能端的二进数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。作选择控制端就可以了。数据分配器经常和数据选择器一起构成数据传数据分配器经常和数据选择器一起构成数据传送
40、系统。其主要特点是可以用很少几根线实现多送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。路数字信息的分时传送。比较器的分类：比较器的分类：（1）仅比较两个数是否相等。）仅比较两个数是否相等。（2）除比较两个数是否相等外，还要比）除比较两个数是否相等外，还要比较两个数的大小。较两个数的大小。第一类的逻辑功能较简单，下面重第一类的逻辑功能较简单，下面重点介绍点介绍第二类第二类比较器。比较器。一、一位数值比较器一、一位数值比较器输入输入 输出输出 A B AB A=B AB A=B ABAB）i-1（A=B）i-1（AB）i（A=B）i（AB)i-1(A=B)i-1(AB)i(A=B
41、)i(AB）i、（A=B）i和和（AB）i-1、（A=B）i-1和和（AB）i-1 三、集成数值比较器三、集成数值比较器（四位集成数值比较器74LS85）A3B2A2A1B1A0B0B3B3(AB)LAB A=B ABGNDA0B0B1A1A2B2A3UCC低位比较结果低位比较结果向高位输出向高位输出(AB)LAB A=B AB）L（ABA=BAB）L（ABA=BAB AC，则，则A最大；最大；若若AB AB）L（ABA=BAB）L（ABA=BABB1B0B3B2（A=B）L11A1A0A3A2B1B0B3B2A1A0A3A2B1B0B3B2A1A0A3A2A=B=CA最大最大A最小最小161
42、6位位并联数值比较器原理图并联数值比较器原理图 P155P1551 1 0 11 0 0 1+011010011（1）逢二进一。）逢二进一。（2）最低位是两个数最低位的相加，不需）最低位是两个数最低位的相加，不需考虑进位。考虑进位。（3）其余各位都是三个数相加，包括加数、）其余各位都是三个数相加，包括加数、被加数和低位来的进位。被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、）任何位相加都产生两个结果：本位和、向高位的进位。向高位的进位。1、半加器：、半加器：半加运算不考虑从低位来的进位半加运算不考虑从低位来的进位A-加数；加数；B-被加数；被加数；S-本位和；本位和；C-进位。
43、进位。A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 一、半加器和全加器一、半加器和全加器A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 真值表真值表BABABASABC 逻辑图逻辑图ABCS逻辑符号逻辑符号=1 1&ABSC CO2、全加器：、全加器：an-加数；加数；bn-被加数；被加数；cn-1-低位的进低位的进位；位；sn-本位和；本位和；cn-进位。进位。逻辑状态表见下页逻辑状态表见下页 相加过程中，既考虑加数、被加数又考相加过程中，既考虑加数、被加数又考虑低位的进位位。虑低位的进位位。an bn cn-1 sn cn
44、0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 11nnnnnncbabacbabasnnnnn)()(nnnnnnnbacbabacn1)(nnnnnnnbacbabacn1)(nnbabasnnnnba nnbabasnn11nnc scssnnnnnbascc1半加和：半加和：所以：所以：1nnnnnn)cbaba(c)bab(asnn1nnnanbncn-1sncn逻辑图逻辑图逻辑符号逻辑符号半加器半加器半加器半加器 1anbncn-1sncnScn-1scCICO 全加器全
45、加器SN74LS183的管脚图的管脚图114SN74H1831an1bn1cn-11cn1sn2cn-12cn2sn2an2bnVccGND3、集成全加器、集成全加器实现多位二进制数相加的电路称为加法器。1、4位串行进位加法器位串行进位加法器 二、二、多位数加法器多位数加法器：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：进位信号是由低位向高位逐级传递的，速度不高。2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器
46、）iiiBAG iiiBAP进位生成项进位生成项进位传递条件进位传递条件11)(iiiiiiiiiCPGCBABAC进位表达式进位表达式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1
47、C21&=1=1=1=1&=1&16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引脚图 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引脚图A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S
48、10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的级连加法器的级连集成二进制集成二进制4位位超前进位加法器超前进位加法器 三、加法器的应用三、加法器的应用1、8421 BCD码转换为余码转换为余3码码 BCD 码 0 0 1 1余 3 码 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加数/被减数加数/减数加减控制BCD码码+0011=余余3码码2、二
49、进制并行加法、二进制并行加法/减法器减法器C0-10时，时，B 0=B，电路电路执行执行A+B运算；当运算；当C0-11时，时，B 1=B，电路执行电路执行AB=A+B+1运算。运算。本节小结能对两个能对两个1 1位二进制数进行相加而求得和及进位的位二进制数进行相加而求得和及进位的逻辑电路称为半加器。逻辑电路称为半加器。能对两个能对两个1 1位二进制数进行相加并考虑低位来的进位二进制数进行相加并考虑低位来的进位，即相当于位，即相当于3 3个个1 1位二进制数的相加，求得和及进位二进制数的相加，求得和及进位的逻辑电路称为全加器。位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照实
50、现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法来设计代码转换电路、二进制减法器和十进制加法器等。器等。：SN74H183-四位串行进位全加器。四位串行进位全加器。SN74283-四位超前进位全加器。四位超前进位
