1、1第第3章章 Altera公司的公司的CPLD/FPGA介绍介绍 23.1 Altera3.1 Altera公司的器件系列公司的器件系列一、一、AlteraAltera的的CPLDCPLDl MAX系列：在MAX 3000A、MAX7000S/AE/B等CPLD器件中，基本构造块称为宏单元（Macrocell），宏单元由可编程的“与阵”和固定的“或阵”构成。MAXMAX（2.5V,1.8V2.5V,1.8V）逻辑单元逻辑单元（LELE）等效宏单元等效宏单元（MacrocellMacrocell）内置内置FlashFlash大小大小（bitbit）最大用户最大用户IOIO管脚到管管脚到管脚延时脚
2、延时（nsns）EPM240EPM240240240192192819281924.54.5EPM570EPM570570570440440819281921601605.55.5EPM1270EPM127012701270980980819281922122126.06.0EPM2210EPM22102210221017001700819281922722726.56.5l MAXII器件：传统的CPLD完全不同，摒弃了传统的宏单元体系，采用查找表（LUT）体系和行列布线，无需外部配置。成本降低一半，功耗只有其十分之一。3二、二、AlteraAltera的的FPGAFPGA1.FLEX1.F
3、LEX系列：系列：10K10K、10A10A、10KE 10KE 2.ACEX 1K2.ACEX 1K系列：系列：基于查找表结构的低成本FPGA，集成度在3万到几十万门之间3.APEX3.APEX系列：系列：20K20K、20KE20KE 3万门到150万门，多核结构设计的FPGA 4.Cyclone4.Cyclone系列：系列：CycloneCyclone、Cyclone IICyclone II 全铜、1.2V/1.5V、90nm/130nm的SRAM工艺，成本低，容量高，速度快 5.Stratix5.Stratix系列系列:Stratix:Stratix、Stratix IIStrati
4、x IIq 大容量存储资源，三种嵌入式存储模块类型适应设计的需求q 多种DSP模块使stratix器件具备大数据量的数字信号处理能力q 支持多种I/O标准和高速接口 q 采用嵌入式锁相环（PLL）管理片内和片外时钟，具备时钟管理功能q Nios嵌入式处理器 q 器件配置和远程系统升级 4三、宏功能块及三、宏功能块及IPIP核核 为了支持SOPC的实现，Altera提供了性能优良的宏模块、IP核以及系统集成等完整的解决方案，减少了设计风险，缩短开发周期，提高所设计系统的总体性能。IPIP模块的两种开发方式：模块的两种开发方式：v AMPPAMPP（Altera Megafunction Part
5、ner ProgramAltera Megafunction Partner Program），是ALtera宏功能模块、IP核开发伙伴组织，提供基于Altera器件的优化的宏功能模块、IP内核。v MegaCore MegaCore，是Altera自行开发完成的，包括数字信号处理、图像处理、通信、接口、处理器等种类的IP核，Quartus II、MAX+plus II软件提供对宏功能模块进行编译和仿真，测试其性能。53.5 CYCLONE II3.5 CYCLONE II器件介绍器件介绍3.5.1 Cyclone II3.5.1 Cyclone II器件的主要特性和基本结构器件的主要特性和基
6、本结构 6Cyclone IICyclone II器件的基本结构器件的基本结构 73.3.2 Cyclone II3.3.2 Cyclone II器件的主要资源介绍器件的主要资源介绍 l 逻辑阵列块l MultiTrack互连l 全局时钟网络和锁相环l 嵌入式存储器l 嵌入式乘法器l IOE81.LE(Logic Element)l 4输入查找表相当于4输入的函数发生器，能够实现4变量输入的所有逻辑。l 一个可编程寄存器。l 一个进位链连接。l 一个寄存器链连接。l 能够驱动所有的可能的互连，包括本地互连、列间、行间、寄存器链及直接互连。l 支持寄存器打包。l 支持寄存器反馈。910通用模式通
7、用模式11计算模式计算模式122.LAB(Logic Array Blocks)2.LAB(Logic Array Blocks)每个每个LABLAB包括包括1616个个LELE、LABLAB控制信号（清除、时钟、时钟使能、复位控制信号（清除、时钟、时钟使能、复位等）、等）、LELE进位链、寄存器进位链及进位链、寄存器进位链及LABLAB本地互连。本地互连。1314LABLAB控制信号示意图控制信号示意图153.MultiTrack3.MultiTrack互连互连行互连行互连16列互连列互连174.4.全局时钟网络及锁相环全局时钟网络及锁相环1819时钟控制块时钟控制块20全局时钟网络全局时钟网络21PLLPLL的结构的结构225.5.嵌入式存储器嵌入式存储器M4K RAM的特性的特性128x32256 x 162k x 24Kx123246.6.嵌入式乘法器嵌入式乘法器257.I/O7.I/O单元单元
