1、第七章 可编程逻辑器件第七章 可编程逻辑器件7.1 概述7.2 现场可编程逻辑阵列（FPLA）7.3 可编程阵列逻辑（PAL）7.4 通用阵列逻辑（GAL）7.5 可擦除的可编程逻辑器件（EPLD）7.6 现场可编程门阵列（FPGA）7.7 PLD的编程7.8 在系统可编程逻辑器件（ISP-PLD）7.1 概述一、PLD的分类二、PLD的编程三、PLD的电路表示法通用集成电路 数字集成电路专用集成电路可编程逻辑器件（Programmable Logic Device）返回返回PLD的分类世界著名的半导体器件公司：世界著名的半导体器件公司：Altera、Xilinx、AMD、Lattice、At
2、mel、Actel公司等公司等PLD的编程 计算机计算机 硬件部分硬件部分 编程器编程器开发系统开发系统 编程软件编程软件 软件部分软件部分 编程语言编程语言PLD的电路表示法PROM的PLD表示法7.2 现场可编程逻辑阵列（FPLA）一、FPLA的结构v 组合逻辑型FPLAv 时序逻辑型FPLA二、FPLA的规格 输入变量数与阵列的输出端数或阵列的输出端数返回返回FPLA的基本电路结构FPLA的异或输出结构时序逻辑型FPLA的电路结构7.3 可编程阵列逻辑（PAL）7.3.1 PAL的基本电路结构7.3.2 PAL的输出电路结构一、专用输出结构二、可编程输入/输出结构三、寄存器输出结构四、异
3、或输出结构五、运算选通反馈结构7.3.3 PAL的应用举例返回返回PAL的基本电路结构编程后的PAL电路PAL的专用输出结构PAL的可编程输入/输出结构PAL的可编程输入/输出结构PAL的寄存器输出结构PAL的异或输出结构PAL的运算选通反馈结构产生16种算术、逻辑运算的编程PAL的应用举例例1：用PAL设计一个数值判别电路。判断4位二进制数DCBA的大小属于05、610、1115三个区间的哪一个之内。例2：用PAL设计一个4位循环码计数器。要求设计的计数器具有置零和对输出进行三态控制的功能。例1：用PAL设计一个数值判别电路。十进制数二进制数输出DCBAY0Y1Y20000010010001
4、100 2001010030011100401001005010110060110010701110108100001091001010101010010111011001121100001131101001141110001151111001例1：用PAL设计一个数值判别电路。用Y0=1表示DCBA的数值在05之间；用Y1=1表示DCBA的数值在610之间；用Y2=1表示DCBA的数值在1115之间；DBADCYACDBCDCBDYBDCDY210用PAL14H4实现例1例2：用PAL设计一个4位循环码计数器。CPY3Y2Y1Y0C000000100010200110300100401100
5、5011106010107010008110009110101011110111110012101001310110141001015100011600000CPQ3Q2Q1Q00111111111012110013110114100115100016101017101118001119001011000001110001112010111301001140110115011101611111C例2：用PAL设计一个4位循环码计数器。012312312312312300230230110131202201203133QQQQCRQQQQQQQQQQQQDRQQQQQQQQDRQQQQQQQDR
6、QQQQQQQD 用PAL16R4实现例27.4 通用阵列逻辑（GAL）7.4.1 GAL的电路结构7.4.2 输出逻辑宏单元（OLMC）7.4.3 GAL的输入特性和输出特性返回返回GAL16V8的电路结构5部分组成：部分组成：（1 1）8 8个输入缓冲器个输入缓冲器（2 2）8 8个三态输出缓冲器个三态输出缓冲器（3 3）8 8个输出反馈个输出反馈/输入缓冲器输入缓冲器 （4 4）可编程与阵列）可编程与阵列（5 5）8 8个输出逻辑宏单元个输出逻辑宏单元 一个时钟输入缓冲器一个时钟输入缓冲器一个使能输入缓冲器一个使能输入缓冲器一个电源端一个电源端VCC一个接地端一个接地端 GAL16V8的
7、行地址结构GAL16V8的OLMCGAL16V8的OLMC4部分组成：（1）1个或门（2）1个可编程异或门（3）1个D触发器（4）4个可编程MUX PTMUX TSMUX OMUX FMUXAC0 AC1(n)功能：三态使能信号的来源功能：三态使能信号的来源 0 0 1（输出缓冲器选通）（输出缓冲器选通）0 1 0（输出缓冲器关闭）（输出缓冲器关闭）1 0 公用使能端公用使能端 OE 1 1 第一乘积项（可编程）第一乘积项（可编程）AC0 AC1(n)AC1(m)功能：与阵列的反馈输入信号的来源功能：与阵列的反馈输入信号的来源 0 0 无反馈无反馈 0 1 邻级邻级 OLMC 的输出的输出 1
8、 0 本级寄存器的输出！本级寄存器的输出！Q 1 1 本级本级 OLMC 的输出的输出 AC0 AC1(n)控控制制信信号号（地地址址）)(0nACAC 功功能能：第第一一乘乘积积项项是是否否作作为为或或门门输输入入 1 1 0 否否 其其 它它 1 是是 AC0 AC1(n)控制信号（地址）控制信号（地址）)(0nACAC 功功能能 1 0 1 D 触发器输出送到输出端（寄存器型输出）触发器输出送到输出端（寄存器型输出）其其 它它 0 异或门输出直接送到输出端（组合型输出）异或门输出直接送到输出端（组合型输出）GAL16V8的结构控制字OLMC的工作模式SYN=1时，时，（a）AC0=0、A
9、C1(n)=1时，为专用输入模式；时，为专用输入模式；（b）AC0=0、AC1(n)=0时，为专用组合输出模式；时，为专用组合输出模式；（c）AC0=1、AC1(n)=1时，为反馈组合输出模式；时，为反馈组合输出模式；OLMC的工作模式SYN=0时，时，（d）AC0=1、AC1(n)=1时，为时序电路中的组合输出模式；时，为时序电路中的组合输出模式；（e）AC0=1、AC1(n)=0时，为寄存器输出模式。时，为寄存器输出模式。GAL的输入缓冲器GAL的输出缓冲器GAL的静态输出特性7.5 可擦除的可编程逻辑器件（EPLD）一、EPLD的电路结构和特点二、EPLD的与-或逻辑阵列三、EPLD的输
10、出逻辑宏单元返回返回AT22V10的电路结构框图EPLD的特点v 采用了 CMOS 工艺；v 采用了 UVEPROM 工艺；v 采用了 OLMC；v 或逻辑阵列结构灵活。EPLD的与-或逻辑阵列EPLD的与-或逻辑阵列AT22V10的OLMCATV750的OLMC7.6 现场可编程门阵列（FPGA）一、FPGA的基本结构二、FPGA的 IOB 和 CLB三、FPGA的互连资源 I P四、编程数据的装载返回返回FPGA的结构框图FPGA的静态存储单元XC2064的IOB电路XC2064的CLB电路XC2064中CLB的组态二变量通用逻辑模块XC2064中CLB的存储电路FPGA内部的互连资源开关
11、矩阵和可编程连接点连接的实现XC2064的主并装载模式XC2064的主并装载模式石英晶体振荡器装载过程的流程图7.7 PLD的编程一、PLD的设计开发流程二、PLD编程所需的设备三、PLD的编程步骤PLDPLD的设计开发流程PLD编程所需的设备（1）一台一台PC主机。主机。（2）一台一台GAL编程器。编程器。（3）编程所需的开发工具软件包。编程所需的开发工具软件包。（4）GAL器件。器件。PLD的编程步骤（1）源文件准备。）源文件准备。a根据设计要求，写出真值表、逻辑方程，或画出状态图、原理图。根据设计要求，写出真值表、逻辑方程，或画出状态图、原理图。b用描述逻辑设计的专用高级语言，按一定的格
12、式书写源文件。用描述逻辑设计的专用高级语言，按一定的格式书写源文件。（2）编译处理。）编译处理。用编译软件对源文件进行处理，产生一个标准的编程数据文件用编译软件对源文件进行处理，产生一个标准的编程数据文件（JEDEC 文件）和设计文档文件。文件）和设计文档文件。（3）硬件编程。）硬件编程。a启动编程器，通过电缆将启动编程器，通过电缆将GAL编程器连接到主机上。编程器连接到主机上。b运行编程器工作程序，测试工作环境。运行编程器工作程序，测试工作环境。c选择器件型号，使源文件中所选器件与编程器配置一致。选择器件型号，使源文件中所选器件与编程器配置一致。d插入器件，将要编程的插入器件，将要编程的GA
13、L器件正确无误地插入编程器插座。器件正确无误地插入编程器插座。e编程（烧录、下载），调入编程（烧录、下载），调入JEDEC文件，对器件编程。文件，对器件编程。（4）验证。）验证。取下已编程的器件，实际测试验证。取下已编程的器件，实际测试验证。例例 试用试用GAL16V8设计一个四设计一个四2选选1数据选择器。数据选择器。解：电路需要解：电路需要1个选择输入端，个选择输入端，8个数据输入端，个数据输入端，4个数据输出端。个数据输出端。在在PLD开发软件开发软件ISP Synario System中，用中，用ABEL语言设计源文件。语言设计源文件。开发软件开发软件：设计应用软件：设计应用软件vis
14、pStarter KitvISP Synario SystemvispDesign Expert开发语言开发语言：硬件描述语言：硬件描述语言(HDL，Hardware Description Language）vVHDL（VHSIC HDL,Very High Speed Integrated Circuit HDL）vABEL（Advanced Boolean Equation Language）vVerilog HDL控控制制信信号号 S 输输出出 Y3 Y2 Y1 Y0 0 A3 A2 A1 A0 1 B3 B2 B1 B0 ABEL语言源文件语言源文件module multiple /
15、模块开始模块开始title Quad Two-Input Multiplexer /标题说明标题说明declarations /说明部分说明部分 S，A3，B3，A2，B2，A1，B1，A0，B0 PIN 19，2，3，4，5，6，7，8，9；/定义输入定义输入 Y3，Y2，Y1，Y0 PIN 15，14，13，12 istype com；/定义输出定义输出 X=.X.；/定义常量定义常量equations /逻辑方程逻辑方程 Y3=S&B3#!S&A3；Y2=S&B2#!S&A2；Y1=S&B1#!S&A1；Y0=S&B0#!S&A0；test_vectors /测试向量测试向量（S，A0，
16、B0-Y0）0，0，0-X；0，0，1-X；0，1，0-X；0，1，1-X；1，0，0-X；1，0，1-X；1，1，0-X；1，1，1-X；test_vectors /测试向量测试向量（S，A1，B1-Y1）0，0，0-X；0，0，1-X；0，1，0-X；0，1，1-X；1，0，0-X；1，0，1-X；1，1，0-X；1，1，1-X；end /模块结束模块结束返回返回7.8 在系统可编程逻辑器件（ISP-PLD）一、低密度ISP-PLD 二、高密度ISP-PLD 三、在系统可编程通用数字开关（IspGDS）返回返回ispGAL16z8ispLSI1032ispLSI1032的逻辑功能划分通用逻辑模块（GLB）GLB的其它组态输入/输出单元（IOC）IOC的各种组态ispLSI器件的编程接口ispGDS22ispGDS22的IOC
