1、第六章第六章 MOS电路版图设计电路版图设计6-1 MOS管图形尺寸的设计管图形尺寸的设计 思考题思考题1.MOS管沟道的宽长比管沟道的宽长比(W/L)如何确定如何确定？2.MOS管沟道的宽度管沟道的宽度(W)和长度和长度(L)如何如何确定？确定？3.MOS管源漏区尺寸如何确定管源漏区尺寸如何确定？6.1.1 MOS管宽长比管宽长比(W/L)的确定的确定 1.NMOS逻辑门电路逻辑门电路(1)NMOS逻辑门逻辑门电路是有比电路，电路是有比电路，根据根据VOL的要求，确定最小的要求，确定最小 R。ViVoVDDMLMIViVoVDDMDME(2)根据负载根据负载CL情况和速度要求情况和速度要求(
2、tr和和tf)确定负载管和等效输入管的确定负载管和等效输入管的最小最小W/L。VOL (VDD VTL)22 R(VOH VTI)E/E饱和负载饱和负载VOL VTD 22 R(VOH VTE)E/D6.1.1 MOS管宽长比管宽长比(W/L)的确定的确定 1.NMOS逻辑门电路（续）逻辑门电路（续）ViVoVDDMLMIViVoVDDMDME(3)根据静态功耗的要求根据静态功耗的要求来确定负载管最大的来确定负载管最大的W/L。(4)根据上述结果最终根据上述结果最终确定负载管和等效输确定负载管和等效输入管的入管的W/L。(5)根据输入结构和根据输入结构和等效输入管的等效输入管的W/L确确定每个
3、输入管的定每个输入管的W/L。VDDABCF6.1.1 MOS管宽长比管宽长比(W/L)的确定的确定 2.CMOS逻辑门电路逻辑门电路(2)根据负载根据负载CL情况和速度情况和速度要求要求(tr和和tf)确定等效的确定等效的PMOS管和管和NMOS管的最小管的最小W/L。ViVoVDDMPMN(1)根据抗干扰能力根据抗干扰能力(噪声容限、噪声容限、输入转折电压输入转折电压V*)确定确定 0范围范围。V*=VDD+VTP+VTN o1+o o增大增大VDD0VOViVDDV*6.1.1 MOS管宽长比管宽长比(W/L)的确定的确定 2.CMOS逻辑门电路（续）逻辑门电路（续）(4)根据电路结构和
4、等根据电路结构和等效的效的W/L确定每个管确定每个管的的W/L。(3)根据上述结果最终确定等效的根据上述结果最终确定等效的PMOS管和管和NMOS管的最小管的最小W/L。ViVoVDDMPMN无比电路VOL与与 o无关无关VDDABFnor26.1.1 MOS管宽长比管宽长比(W/L)的确定的确定 3.传输门电路传输门电路(2)对于对于CMOS传输门，一般应当考虑传输门，一般应当考虑NMOS 管和管和PMOS管特性的对称性。管特性的对称性。(1)MOS的的W/L直接影响传输门的导通电阻，直接影响传输门的导通电阻，因而影响传输速度因而影响传输速度。因此，根据传输速。因此，根据传输速度的要求度的要
5、求（考虑负载情况和前级驱动情（考虑负载情况和前级驱动情况）况）来确定来确定MOS管的管的W/L.6.1.2 MOS管沟道长度管沟道长度(L)的确定的确定(2)要考虑工艺水平。要考虑工艺水平。(1)要考虑要考虑MOS管的耐压能力，管的耐压能力，一般一般MOS管的击穿电压由源管的击穿电压由源漏穿通电压决定：漏穿通电压决定：BVBVDSPDSP=qN=qNB BL L2 2/2/2 o si(3)要考虑沟道长度调制效应对特性的影响。要考虑沟道长度调制效应对特性的影响。WL6.1.3 MOS管沟道宽度管沟道宽度(W)的确定的确定(2)对于窄沟（长沟）器件，应根据工艺水平对于窄沟（长沟）器件，应根据工艺
6、水平先考虑确定沟道宽度先考虑确定沟道宽度W，然后再根据已确定，然后再根据已确定W/L的值来确定的值来确定L的值的值。(1)根据已确定的根据已确定的W/L 和和L的值来确定的值来确定W的值的值。LW6.1.4 MOS管源漏区尺寸的确定管源漏区尺寸的确定 一般是根据一般是根据MOS管的沟道宽度管的沟道宽度W和相和相关的设计规则来确定关的设计规则来确定源漏区源漏区最小尺寸。最小尺寸。源源漏区尺寸越小，寄生电容以及漏电就越小。漏区尺寸越小，寄生电容以及漏电就越小。MOS管的管的源漏区具源漏区具有可互换性。有可互换性。对于对于W/L较大的器件一般采用叉指状较大的器件一般采用叉指状图形。图形。CMOS门电
7、路设计举例门电路设计举例 设计一个双输入端与非门设计一个双输入端与非门 设计考虑四个方面：设计考虑四个方面：1，高低电平不用考虑；，高低电平不用考虑；2，以工作频率为依据，根据速度和工艺水，以工作频率为依据，根据速度和工艺水 平选平选W/L；3，根据，根据W，L校验校验VNL和和VNH；4，整个设计均从最坏情况入手。，整个设计均从最坏情况入手。设计过程是：设计过程是：fPVLWkkttfdNMnpnpfr,.,设设 计计 指指 标标参数参数单位单位最小值最小值典型值典型值最大值最大值VddV9.51010.5VNL3VNH3CLPF15fMHz1VTNV1.01.5VTPV-3.5-3.0to
8、x15001700ncm2/V.s280290pcm2/V.s160180Lm10 选上升和下降时间都是选上升和下降时间都是300ns.6-2 版图的版图的布局布线布局布线 思考题思考题1.布局布线的策略是什么布局布线的策略是什么？2.复用单元设计有什么好处？复用单元设计有什么好处？6.2.1 布局布局1.布局的基本原则布局的基本原则 芯片的布局设计是要解决电路图或逻辑芯片的布局设计是要解决电路图或逻辑图中的每个元件、功能单元在版图中的位置图中的每个元件、功能单元在版图中的位置摆布、压焊点分布、电源线和地线以及主要摆布、压焊点分布、电源线和地线以及主要信号线的走向等。信号线的走向等。首先确定电
9、路中主要单元（元件）的位首先确定电路中主要单元（元件）的位置，再以主要单元为中心安置次主要单元和置，再以主要单元为中心安置次主要单元和次要单元。次要单元。相关单元（包括压点）要尽量靠近，以相关单元（包括压点）要尽量靠近，以主要单元为主调整单元（器件）的形状和位主要单元为主调整单元（器件）的形状和位置，方便布线，缩短布线。置，方便布线，缩短布线。6.2.1 布局布局2.布局示例布局示例1 电子表芯片电子表芯片液晶显示译码电路液晶显示译码电路走时电路走时电路定时电路定时电路比较电路比较电路分频电路分频电路振荡器振荡器调节控制电路调节控制电路报时驱动报时驱动6.2.1 布局布局2.布局示例布局示例2
10、 存储器模块存储器模块SRAM存储矩阵存储矩阵输入输出输入输出读写读写控制控制地址地址译码译码6.2.2 布线布线1.布线基本原则布线基本原则 最常用的布线层有金属、多晶硅和扩最常用的布线层有金属、多晶硅和扩散区，其寄生电阻和寄生电容有所不同。散区，其寄生电阻和寄生电容有所不同。电源线、地线选择金属层布线，线宽要电源线、地线选择金属层布线，线宽要考虑电流容量（一般考虑电流容量（一般1mA/m)。长信号线一般选择金属层布线，应尽量长信号线一般选择金属层布线，应尽量避免长距离平行走线。避免长距离平行走线。多晶硅布线和扩散区布线不能交叉而多晶硅布线和扩散区布线不能交叉而且要短。必须用多晶硅走长线时，
11、应同时且要短。必须用多晶硅走长线时，应同时用金属线在一定长度内进行短接。用金属线在一定长度内进行短接。6.2.2 布线布线2.布线示例布线示例6.2.3 优化设计优化设计 1.源漏区面积优化源漏区面积优化 相邻同型相邻同型MOS管源漏区相连接时管源漏区相连接时采用有源区直接连采用有源区直接连接可以减小源漏区接可以减小源漏区面积，减小寄生电面积，减小寄生电容和漏电，也减小容和漏电，也减小了芯片面积。了芯片面积。126.2.3 优化设计优化设计 2.器件排序优化器件排序优化 通过排序优化可以提高速度，减小漏电。通过排序优化可以提高速度，减小漏电。GNDOUTGNDOUTADBCOUTDOUTABC
12、6.2.3 优化设计优化设计 3.宽沟器件的优化设计宽沟器件的优化设计(1)宽沟器件可以由宽沟器件可以由多个器件合成，方便多个器件合成，方便布局布线，减小栅极布局布线，减小栅极电阻。电阻。(2)宽沟器件源漏区宽沟器件源漏区开孔要充分，提高沟开孔要充分，提高沟道特性的一致性（尤道特性的一致性（尤其是模拟电路）。其是模拟电路）。6.2.3 优化设计优化设计 4.复用单元的设计复用单元的设计 将常用结构的将常用结构的组合图形（包括电组合图形（包括电路单元）按设计规路单元）按设计规则要求设计为可复则要求设计为可复用的单元，供设计用的单元，供设计过程中调用，过程中调用，减少设计错减少设计错误，并便于误，
13、并便于修改。修改。Active ContactPolyContactVia1PAD6-3 CMOS电路的抗闩锁设计电路的抗闩锁设计 思考题思考题1.什么是闩锁效应？它有什么危害？什么是闩锁效应？它有什么危害？2.如何消除闩锁效应？如何消除闩锁效应？6.3.1 CMOS电路中的闩锁效应电路中的闩锁效应VDDGNDVoViP-SubN-阱阱p+p+p+n+n+n+RWRSRsRwIRsIRwVDDGNDVON-P-VO触发的必要条件：触发的必要条件：1.两个发射结均正偏两个发射结均正偏2.npnnpn*pnppnp 13.IPowerIH 寄生可控硅一寄生可控硅一旦被触发，电流巨旦被触发，电流巨增
14、，将烧毁芯片。增，将烧毁芯片。6.3.2 抗闩锁设计的基本原则抗闩锁设计的基本原则（1）减小减小RS和和RW：均匀且充分设计阱和衬均匀且充分设计阱和衬底的电源和地的欧姆接触，并用金属线连接，底的电源和地的欧姆接触，并用金属线连接，必要时采用环结构。必要时采用环结构。（2）减小减小npnnpn和和pnppnp：加大加大MOS管源漏区管源漏区距阱边界的距离，必要时采用伪收集极结构。距阱边界的距离，必要时采用伪收集极结构。VDDGNDVoViRSViP-SubN-阱阱p+p+p+n+n+n+RWn+p+n+N-阱阱6.3.3 内部电路的抗闩锁设计内部电路的抗闩锁设计(1)内部一般电路工作电压低，工作
15、电流小，内部一般电路工作电压低，工作电流小，一般采用的方法是：充分且均匀地布置一般采用的方法是：充分且均匀地布置P型型衬底电源的欧姆接触孔和衬底电源的欧姆接触孔和N型衬底地的欧姆型衬底地的欧姆接触孔，用金属线直接连接到电源或地。接触孔，用金属线直接连接到电源或地。(2)工作电流较大的器件（单元）或状态同工作电流较大的器件（单元）或状态同步转换集中的模块，一般采用保护环（步转换集中的模块，一般采用保护环（N+环或环或P+环）的结构。环）的结构。dffpr6.3.3 内部电路的抗闩锁设计内部电路的抗闩锁设计 版图示例版图示例16.3.3 内部电路的抗闩锁设计内部电路的抗闩锁设计 版图示例版图示例2
16、6.3.3 内部电路的抗闩锁设计内部电路的抗闩锁设计 版图示例版图示例36.3.4 芯片外围电路的抗闩锁设计芯片外围电路的抗闩锁设计 外围电路主要是指输入外围电路主要是指输入/输出单元电路，输出单元电路，一方面易受高压影响，另一方面工作电流一方面易受高压影响，另一方面工作电流很大。因此，极易发生闩锁效应，通常都很大。因此，极易发生闩锁效应，通常都采用双环保护结构，而且保护环上要充分采用双环保护结构，而且保护环上要充分开孔，用金属线直接连到电源或地上。开孔，用金属线直接连到电源或地上。6.3.4 芯片外围电路的抗闩锁设计芯片外围电路的抗闩锁设计双环结构示意图双环结构示意图NNPPPPNNPPNN
17、N阱阱P衬底衬底地地地地地地地地电源电源电源电源电源电源电源电源6.3.4 芯片外围电路的抗闩锁设计芯片外围电路的抗闩锁设计输出驱动单元局部版图示例输出驱动单元局部版图示例6-4 MOS电路的抗静电设计电路的抗静电设计 思考题思考题1.MOS电路为什么要有抗静电设计电路为什么要有抗静电设计？2.对静电保护电路有何要求？对静电保护电路有何要求？3.静电保护电路由那些形式？保护原静电保护电路由那些形式？保护原理是什么？理是什么？6.4.1 MOS电路抗静电设计的必要性电路抗静电设计的必要性 在测试、封装和使用过程在测试、封装和使用过程中来自人体或设备的静电可达中来自人体或设备的静电可达几千伏以上，
18、而几千伏以上，而 MOS器件的栅器件的栅氧化层很薄，面积很小，绝缘氧化层很薄，面积很小，绝缘性能又很好，因此静电电荷形性能又很好，因此静电电荷形成很高的电压足以使栅氧化层成很高的电压足以使栅氧化层击穿，使器件失效。因此，采击穿，使器件失效。因此，采用抗静电保护设计措施是用抗静电保护设计措施是MOS电路得以应用发展的必要前提。电路得以应用发展的必要前提。padVDDMPMNVSSVDDMPMNVSSpad6.4.2 MOS电路抗静电设计电路抗静电设计思想思想（1）保护电路不能影响正常电路的功能；保护电路不能影响正常电路的功能；（2）保护电路放电电阻尽可能小；保护电路放电电阻尽可能小；（3）放电回
19、路能承受高的瞬态功耗；放电回路能承受高的瞬态功耗；（4）保护电路应有抗闩锁能力；保护电路应有抗闩锁能力；（5）保护电路占用尽可能小的芯片面积。保护电路占用尽可能小的芯片面积。抗静电设计就是在电路的端口增设保抗静电设计就是在电路的端口增设保护电路，使得静电电荷形成的高压在到达护电路，使得静电电荷形成的高压在到达正常电路之前，通过保护电路将静电电荷正常电路之前，通过保护电路将静电电荷泄放掉，而保护电路自身也不被损坏。泄放掉，而保护电路自身也不被损坏。6.4.3电阻电阻-二极管保护电路二极管保护电路 1.基本原理基本原理padVDDMPMNVSSR1R2Dn1Dp1Dn2R1为多晶电阻，起限流作用，
20、为多晶电阻，起限流作用，防止放电电流过大（一般在防止放电电流过大（一般在1K 左右）。左右）。Dp1、Dn1是用是用N+、P+扩散扩散区分别与阱和衬底形成的二区分别与阱和衬底形成的二极管，起电压箝位和电荷泄极管，起电压箝位和电荷泄放作用。面积一般设计为放作用。面积一般设计为1000 m2左右，并采用抗闩左右，并采用抗闩锁的保护环结构。锁的保护环结构。6.4.3电阻电阻-二极管保护电路二极管保护电路 1.基本原理（续）基本原理（续）R2为为N+电阻，起延迟、电阻，起延迟、缓冲作用，防止外来高缓冲作用，防止外来高电压直接作用于电压直接作用于MOS管管的栅极。阻值一般在几的栅极。阻值一般在几十十 左
21、右。左右。Dn2是是R2形成的寄生二极形成的寄生二极管，起到进一步的保护管，起到进一步的保护作用。作用。padVDDMPMNVSSR1R2Dn1Dp1Dn26.4.3电阻电阻-二极管保护电路二极管保护电路 2.版图示例版图示例6.4.4 MOS晶体管保护电路晶体管保护电路 1.基本原理基本原理 利用保护管利用保护管NMOS和和PMOS的饱和导通或沟道穿的饱和导通或沟道穿通效应以及漏极寄生二极管通效应以及漏极寄生二极管完成静电泄放。完成静电泄放。保护管保护管W/L要足够大以要足够大以便获得小的导通电阻，便获得小的导通电阻，并采并采用抗闩锁的保护环结构。用抗闩锁的保护环结构。R为为N+电阻，起延迟
22、、缓冲电阻，起延迟、缓冲作用。作用。padVDDMPMNVSSR6.4.4 MOS晶体管保护电路晶体管保护电路 2.版图示例版图示例6.4.5 双极晶体管保护电路双极晶体管保护电路 1.基本原理基本原理 利用横向利用横向NPN和和PNP的的正向导通或正向导通或CE穿通来完成穿通来完成静电泄放。静电泄放。横向横向NPN和和PNP应能应能承受足够大的电流，承受足够大的电流，采用采用抗闩锁的保护环结构抗闩锁的保护环结构。R为为N+电阻，起延迟、电阻，起延迟、缓冲作用。缓冲作用。R1、R2为衬底为衬底寄生电阻。寄生电阻。padVDDMPMNVSSR1RR26.4.5双极晶体管保护电路双极晶体管保护电路
23、 2.版图示例版图示例6-5 版图设计方法版图设计方法 思考题思考题1.集成电路芯片设计有那些方法集成电路芯片设计有那些方法？各？各种方法的优缺点时什么？种方法的优缺点时什么？6.5.1全定制（全定制（full-custom)设计方法设计方法1.概念及特点概念及特点 利用人机交互图形系统，由版图设计者针利用人机交互图形系统，由版图设计者针对具体电路和具体要求，从每个器件的图形、对具体电路和具体要求，从每个器件的图形、尺寸开始设计，直至整个版图的布局布线。尺寸开始设计，直至整个版图的布局布线。可获得最佳的电路性能和最小的芯片尺寸，可获得最佳的电路性能和最小的芯片尺寸，有利于提高集成度和降低生产成
24、本，适用于通有利于提高集成度和降低生产成本，适用于通用芯片和高性能芯片的设计以及库单元的设计。用芯片和高性能芯片的设计以及库单元的设计。缺点是设计周期长、设计费用高，同时要缺点是设计周期长、设计费用高，同时要求设计者具有相当深入的微电子专业知识和丰求设计者具有相当深入的微电子专业知识和丰富的设计经验。富的设计经验。6.5.1全定制（全定制（full-custom)设计方法设计方法2.常用的常用的CAD工具工具 人机交互图形编辑人机交互图形编辑 设计规则检查（设计规则检查（DRC）电学规则检查（电学规则检查（ERC）版图参数提取（版图参数提取（LPE）版图与电路图一致性检查（版图与电路图一致性检
25、查（LVS）电路仿真（电路仿真（spice等）等）6.5.1全定制（全定制（full-custom)设计方法设计方法3.版图举例版图举例手表芯片手表芯片高性能高性能16位位CPU标准单元标准单元dffps全定制芯片的局部版图全定制芯片的局部版图6.5.2标准单元（标准单元（Standard Cell）设计方法）设计方法 1.概念概念 电路基本单元及各种电路基本单元及各种I/O单元都按一定的标单元都按一定的标准、依据特定工艺、由专门人员预先设计好存准、依据特定工艺、由专门人员预先设计好存放于一个统一的库中，称为标准单元库。放于一个统一的库中，称为标准单元库。芯片设计者只要根据电路的逻辑网表及设芯
26、片设计者只要根据电路的逻辑网表及设计约束条件，用相关软件调用标准库中的单元计约束条件，用相关软件调用标准库中的单元进行布局布线，即可快速形成最终的芯片版图。进行布局布线，即可快速形成最终的芯片版图。由于标准单元库是预先设计好的，不是为由于标准单元库是预先设计好的，不是为某个芯片专门设计的，因此称为半定制设计方某个芯片专门设计的，因此称为半定制设计方法（法（semi-custom design approach）6.5.2标准单元（标准单元（Standard Cell）设计方法）设计方法 2.特点特点 可获得较佳的电路性能和较小的芯片尺可获得较佳的电路性能和较小的芯片尺寸（与库单元种类的丰富程度
27、和库单元性能寸（与库单元种类的丰富程度和库单元性能有关），有利于缩短芯片设计周期，降低设有关），有利于缩短芯片设计周期，降低设计成本，适用于专用电路（计成本，适用于专用电路（ASIC）和较高性）和较高性能的芯片设计。能的芯片设计。对芯片设计者的微电子专业知识和设计对芯片设计者的微电子专业知识和设计经验要求不是很高，而对单元库和设计工具经验要求不是很高，而对单元库和设计工具有较强的依赖性。有较强的依赖性。6.5.2标准单元（标准单元（Standard Cell）设计方法）设计方法 3.芯片结构芯片结构I/O及压焊块及压焊块标准单元标准单元内部标准内部标准单元单元布线通道布线通道基本结构基本结构I
28、/O及压焊块及压焊块标准单元标准单元内部标准内部标准单元单元布线通道布线通道门海结构门海结构I/O标准单元标准单元内部标准内部标准单元单元布线通道布线通道压焊块标准压焊块标准单元单元Staggered PAD6.5.2标准单元（标准单元（Standard Cell）设计方法）设计方法 4.标准单元库的组成标准单元库的组成符号库：单元特定符号，供逻辑图设计用。符号库：单元特定符号，供逻辑图设计用。拓扑库：单元高度、宽度、引出端坐标及拓扑库：单元高度、宽度、引出端坐标及 方向，供布局布线使用。方向，供布局布线使用。时序库：输入与输出间的时间关系及负载时序库：输入与输出间的时间关系及负载 特性，供时
29、序验证用。特性，供时序验证用。功能描述库：单元功能的描述，供功能仿真用。功能描述库：单元功能的描述，供功能仿真用。版图库：单元各层掩膜图形，供制掩膜版用。版图库：单元各层掩膜图形，供制掩膜版用。综合库：供逻辑综合用。综合库：供逻辑综合用。电路图库：单元电路图。电路图库：单元电路图。6.5.2标准单元（标准单元（Standard Cell）设计方法）设计方法 5.标准单元电路设计考虑标准单元电路设计考虑尽可能地减少单元的引出端点尽可能地减少单元的引出端点 （尽量内部产生）（尽量内部产生）要获得较好的抗噪声性能要获得较好的抗噪声性能 （N管和管和P管的比例）管的比例）要规定一定的驱动能力要规定一定
30、的驱动能力 （N管和管和P管的尺寸）管的尺寸）尽可能获得最佳的延迟时间尽可能获得最佳的延迟时间 （级间的驱动）（级间的驱动）6.5.2标准单元（标准单元（Standard Cell）设计方法）设计方法 6.标准单元版图设计考虑标准单元版图设计考虑单元要符合等高原则，特别是电源和地线单元要符合等高原则，特别是电源和地线 应有相同高度。应有相同高度。与单元库中的任何单元（包括自身）的任与单元库中的任何单元（包括自身）的任 意组合都应满足设计规则的要求。意组合都应满足设计规则的要求。每个单元都要考虑抗闩锁，每个每个单元都要考虑抗闩锁，每个I/O单元单元 都要考虑抗静电。都要考虑抗静电。尽可能小的寄生
31、电容尽可能小的寄生电容单层金属工艺尤其要考虑端口引出。单层金属工艺尤其要考虑端口引出。6.5.2标准单元（标准单元（Standard Cell）设计方法）设计方法 7.标准单元版图举例标准单元版图举例6.5.2标准单元（标准单元（Standard Cell）设计方法）设计方法 8.标准单元法芯片版图设计一般过程标准单元法芯片版图设计一般过程根据逻辑图（或逻辑网表）确定使用单元根据逻辑图（或逻辑网表）确定使用单元 的种类和数量，估算面积，确定芯片几何的种类和数量，估算面积，确定芯片几何 形状（长度与宽度的比值或单元行数）。形状（长度与宽度的比值或单元行数）。根据封装要求排布根据封装要求排布I/O
32、单元单元布电源和地的干线网布电源和地的干线网排布内部单元（布局）排布内部单元（布局）布线（电源和地的支线、主要信号线、其布线（电源和地的支线、主要信号线、其 它线）它线）6.5.2标准单元（标准单元（Standard Cell）设计方法）设计方法 9.标准单元法设计阶段性局部版图标准单元法设计阶段性局部版图6.5.3门阵列（门阵列（Gate Array）设计方法）设计方法 1.门阵列母片门阵列母片 将含有固定器件数不含连线的内部相同单将含有固定器件数不含连线的内部相同单元排成一定规模的阵列，元排成一定规模的阵列，将含有固定器件数不将含有固定器件数不含连线的含连线的I/O相同单元排在四周，相同单
33、元排在四周，并留有固定的布线通道，并留有固定的布线通道，形成一定规模、一定形成一定规模、一定I/O端口数、没有连线端口数、没有连线(没有功能没有功能)的芯片版图。的芯片版图。按此版图进行掩膜版制作和流片，按此版图进行掩膜版制作和流片，完成反完成反刻金属之前的所有加工工序，刻金属之前的所有加工工序，生产出半成品芯生产出半成品芯片（没有功能，称为片（没有功能，称为“门阵列母片门阵列母片”），），供芯供芯片设计者进一步设计使用。片设计者进一步设计使用。6.5.3门阵列（门阵列（Gate Array）设计方法）设计方法 2.门阵列法芯片设计门阵列法芯片设计 在固定规模（器件数）、固定端口数的门在固定规
34、模（器件数）、固定端口数的门阵列母片的基础上，阵列母片的基础上，芯片设计者根据需要将芯片设计者根据需要将内部单元和内部单元和I/O单元分别进行内部连线构成所单元分别进行内部连线构成所需功能的各种单元需功能的各种单元（也可以调用针对具体母（也可以调用针对具体母片事先设计好的的各种功能单元连线的单元片事先设计好的的各种功能单元连线的单元库），库），再进行总体布局布线，构成一定功能再进行总体布局布线，构成一定功能的芯片连线版图。的芯片连线版图。按此连线版图进行制版，再在预先生产出按此连线版图进行制版，再在预先生产出的母片上继续完成后续工序，制出最终芯片。的母片上继续完成后续工序，制出最终芯片。6.5
35、.3门阵列（门阵列（Gate Array）设计方法）设计方法 3.门阵列法的特点门阵列法的特点 芯片的面积、最大规模、最多引脚数、芯片的面积、最大规模、最多引脚数、布线通道以及单元中的器件数和部分连接是布线通道以及单元中的器件数和部分连接是固定的，利用率不能达到固定的，利用率不能达到100，性能不能性能不能达到最佳。达到最佳。可以快速完成芯片的设计和生产，降低可以快速完成芯片的设计和生产，降低芯片设计成本和生产成本。芯片设计成本和生产成本。一般制成不同规模、不同引脚数的系列一般制成不同规模、不同引脚数的系列门阵列母片，以便适合不同规模电路的设计。门阵列母片，以便适合不同规模电路的设计。6.5.
36、3门阵列（门阵列（Gate Array）设计方法）设计方法 3.门阵列法芯片结构门阵列法芯片结构I/O及压焊块及压焊块单元单元内部单元内部单元布线通道布线通道 外观与标准单元法外观与标准单元法相似，只是基本单元及相似，只是基本单元及规模是固定的。规模是固定的。6.5.3门阵列（门阵列（Gate Array）设计方法）设计方法 4.内部单元阵列举例内部单元阵列举例4管单元16管单元6.5.3门阵列（门阵列（Gate Array）设计方法）设计方法 5.内部单元电路连线库举例内部单元电路连线库举例二输入或非门二输入或非门三输入或非门三输入或非门三输入与非门三输入与非门二输入与非门二输入与非门反相器
37、反相器6.5.3门阵列（门阵列（Gate Array）设计方法）设计方法 6.I/O单元结构单元结构 通过不同的连接通过不同的连接可实现不同功能的可实现不同功能的I/O单元，如：单元，如：输入端口输入端口输出端口输出端口三态输出端口三态输出端口输入输入/输出双向端口输出双向端口输入接输入接口及缓口及缓冲单元冲单元输出缓输出缓冲单元冲单元输出驱动器件输出驱动器件压焊点压焊点保护器件保护器件保护器件保护器件6.5.4 积木块积木块(BBL)设计方法设计方法 1.概念及特点概念及特点 将固定的全定制设计模块、编译模将固定的全定制设计模块、编译模块（一般为存储器）和标准单元设计方块（一般为存储器）和标
38、准单元设计方法结合在一起，就像堆积木一样进行布法结合在一起，就像堆积木一样进行布局布线，形成芯片版图。局布线，形成芯片版图。芯片面积较小，性能较佳，设计周芯片面积较小，性能较佳，设计周期短，适合于大规模期短，适合于大规模ASIC（SoC）设计。）设计。6.5.4 积木块积木块(BBL)设计方法设计方法 2.芯片结构芯片结构I/O及压焊块及压焊块单元单元固定模块固定模块布线通道布线通道编译模块编译模块可变模块可变模块6.5.4 积木块积木块(BBL)设计方法设计方法 3.芯片版图实例芯片版图实例6.5.5可编程逻辑器件设计方法可编程逻辑器件设计方法1.可编程逻辑阵列可编程逻辑阵列PLA -Programmable Logic Array2.可编程阵列逻辑可编程阵列逻辑PAL -Programmable Array Logic3.通用可编程阵列逻辑通用可编程阵列逻辑GAL -Generic Array Logic 4.复杂可编程逻辑器件复杂可编程逻辑器件CPLD -Complex Programmable Logic Device5.现场可编程门阵列现场可编程门阵列FPGA -Field Programmable Gate Array
