1、大家好大家好1双极型集成电路制造工艺21 电学隔离电学隔离 所有晶体管的集电极都在外延层上，隔离的目的是使所有晶体管的集电极都在外延层上，隔离的目的是使不同隔离区的元件实现电隔离。不同隔离区的元件实现电隔离。（1）反偏）反偏PN结隔离结隔离（2）全介质隔离）全介质隔离（3）混合隔离元件）混合隔离元件3（1）反偏）反偏PN结隔离结隔离 通过外延，选择性扩散等工艺方法，将芯片划分通过外延，选择性扩散等工艺方法，将芯片划分为若干个由为若干个由P区包围的区包围的N型区，型区，P区接电路中的最低电区接电路中的最低电位，使位，使PN结反偏。利用反偏结反偏。利用反偏PN结对器件进行隔离。结对器件进行隔离。P
2、衬底衬底NNNPP接电路中接电路中的最低电的最低电位位4反偏反偏PN结隔离结隔离 工艺简单工艺简单 占芯片面积较大占芯片面积较大 且受反向漏电影响，隔离效果不是最佳且受反向漏电影响，隔离效果不是最佳 寄生电容较大寄生电容较大 MOSFET可以利用自身的可以利用自身的PN结实现电学隔离结实现电学隔离5（2）全介质隔离）全介质隔离用用SiO2将要制作元件的将要制作元件的N型区（或型区（或P型区）包围起型区）包围起来，实现隔离来，实现隔离 NNSiO2多晶硅多晶硅6全介质隔离全介质隔离 隔离效果好隔离效果好 工艺复杂（需要反外延，磨片等工艺），生工艺复杂（需要反外延，磨片等工艺），生产周期长，成品率
3、低，成本高产周期长，成品率低，成本高（主要用于高压和抗辐射等特殊领域的集（主要用于高压和抗辐射等特殊领域的集成电路）成电路）7（3）混合隔离）混合隔离元件四周采用介质隔离，而底部用反偏元件四周采用介质隔离，而底部用反偏PN结隔离结隔离 P衬底衬底NNN接电路中接电路中的最低电的最低电位位SiO28混合隔离混合隔离 可以使元件的图形尺寸缩小，可以使元件的图形尺寸缩小，芯片面积利用率得到提高，芯片面积利用率得到提高，（现已广泛采用这种方法（现已广泛采用这种方法 ）在保证电路正常的工作情况下，尽量减少在保证电路正常的工作情况下，尽量减少隔离岛隔离岛的数目，是的数目，是IC 版图设计中必须考虑解决的问
4、题版图设计中必须考虑解决的问题9埋层埋层（埋层氧化）（埋层氧化）2 pn2 pn结隔离结隔离集成电路工艺流程集成电路工艺流程 初始氧化，热生长厚度约为初始氧化，热生长厚度约为5001000nm的氧的氧化层化层（提供集电极电流的低阻通路）（提供集电极电流的低阻通路）10埋层（埋层光刻）光刻，利用反应离子刻蚀技术将光刻窗口中的光刻，利用反应离子刻蚀技术将光刻窗口中的氧化层刻蚀掉，并去掉光刻胶氧化层刻蚀掉，并去掉光刻胶11埋层（埋层扩散）进行大剂量进行大剂量As+注入并退火，形成注入并退火，形成n+埋层埋层12埋层（去氧化层）PN+利用利用HF腐蚀掉硅片表面的氧化层腐蚀掉硅片表面的氧化层13外延层（
5、外延生长）PN+N将硅片放入外延炉中进行外延，外延层的厚度将硅片放入外延炉中进行外延，外延层的厚度和掺杂浓度一般由器件的用途决定和掺杂浓度一般由器件的用途决定14隔离（隔离氧化）PSiO2N+N15隔离（隔离光刻）PSiO2N+N16隔离（隔离扩散）PSiO2N+NP+P+17隔离（去氧化层）PN+NP+P+18基区（基区氧化）PSiO2N+NP+P+19基区（基区光刻）PSiO2N+NP+P+20基区（基区扩散）PSiO2N+NPP+P+21基区（去氧化层）PN+NPP+P+22发射区（发射区氧化）PSiO2N+NPP+P+23发射区（发射区光刻）PSiO2N+NPP+P+24发射区（发射区
6、扩散）PSiO2N+NPN+N+P+P+25发射区（去氧化层）PN+NPN+N+P+P+26金属连线（引线氧化）PSiO2N+NPN+N+P+P+27金属连线（接触孔光刻）PSiO2N+NPN+N+P+P+28金属连线（蒸铝）PSiO2N+NPN+N+P+P+29金属连线（引线光刻）PSiO2N+NN+N+P+P+合金：合金：使使Al与接触孔中的硅形成良好的欧姆接触，一般是与接触孔中的硅形成良好的欧姆接触，一般是在在450、N2-H2气氛下处理气氛下处理2030分钟分钟形成钝化层形成钝化层在低温条件下在低温条件下(小于小于300)淀积氮化硅淀积氮化硅刻蚀氮化硅，形成钝化图形刻蚀氮化硅，形成钝化图形反刻铝反刻铝30
