1、集成电路实验2实验一内容实验一内容 1）反相器的电路仿真 2）Layout的认识 3）反相器Layout设计 4）DRC验证 （Diva）5）LVS验证 （Dracula）6)LPE&Post Layout Simulation （Dracula）第1页/共79页3实验二内容实验二内容 1）NAND门电路仿真 2）NAND 门电路Layout设计 3）DRC验证 4）LVS验证 5)LPE&Post Layout Simulation第2页/共79页4Wuxi MI 0.5um CMOS Process PMOS N-well P+(pplus)Island(Active)Poly Metal
2、1 Contact Pdiff第3页/共79页5Wuxi MI 0.5um CMOS Process NMOS N+(nplus)Island(Active)Poly Metal1 Contact Ndiff第4页/共79页6实验一内容实验一内容 1）反相器的电路仿真 2）Layout的认识 3）反相器Layout设计 4）DRC验证 5）LVS验证 6)LPE&Post Layout Simulation 第5页/共79页7使用使用Cadence版图版图工具工具Virtuoso设计设计反相器反相器第6页/共79页81 登陆登陆 用户名：icer 密码：123456第7页/共79页92 检查环
3、境检查环境（1）在icer目录下有display.drf和tech.file两个文件。（2）有bd07.lvs，bd07.lpe，divaDRC.rul三个文件。这三个文件的位置可以为其他地方，但必须知道其路径。第8页/共79页103 运行运行Virtuoso（1）打开一个terminal;（2）terminal内运行icfb&（3）注意：我是打开terminal，直接运行icfb&命令的。第9页/共79页114 建立库和单元建立库和单元（1）建立一个库说明：库的名字包含自己的名字和学号的个人信息，以便检查。如：李赛男（学号：0806024102），建的库名为LSN02 彭巧君（学号：0806
4、044101），建的库名为PQJ01（2）建立一个单元单元名字统一，以便出错时好处理：反相器单元名：INV与非门单元名：NAND讲课过程中，我的示例中的库名为：mylab，单元名为inv。第10页/共79页12开始画开始画INV 开始画之前认识一下整体设计的结果第11页/共79页13第12页/共79页141 画画N-well第13页/共79页152 PMOS 和和 NMOS的的active区区也包括制作衬底接触的也包括制作衬底接触的active第14页/共79页163 形成形成poly-si和栅氧化层和栅氧化层第15页/共79页174 形成形成NMOS的源漏的掺杂的源漏的掺杂也包括制作也包括制
5、作PMOS衬底接触的掺杂衬底接触的掺杂第16页/共79页185 形成形成PMOS的源漏的掺杂的源漏的掺杂也包括制作也包括制作NMOS衬底接触的掺杂衬底接触的掺杂第17页/共79页196 形成形成contact孔以及欧姆接触的重掺杂孔以及欧姆接触的重掺杂第18页/共79页207 形成金属层形成金属层第19页/共79页218 金属层标注金属层标注第20页/共79页22第21页/共79页23DRC,LVS,LPE DRC:Design Rule Check LVS:Layout Versus Schematic LPE:Layout Parasitic ExtractionDiva and Drac
6、ula第22页/共79页2023-1-27 第23页/共79页25 Cadence 系统概述版图设计工具Virtuoso LE版图验证工具Diva版图验证工具Dracula第24页/共79页26Cadence 概述 为什么要学习Cadence工具第25页/共79页27Cadence 概述v 集成电路发展趋势年1997199920012003200620092012特征尺寸(nm)2501801501301007050最低的电源电压(V)1.82.51.51.8 1.21.5 1.21.5 0.91.2 0.60.90.5-0.6通用集成电路750120014001600200025003000
7、 ASIC30050060070090012001500DRAM28040045056079011201580芯片面积(mm2)MPU300340385430520620750ASIC480800850900100011001300MPU3.7M6.2M10M18M39M84M180MASIC8M14M16M24M40M64M100M桌面式产品7090110130160170175便携式产品1.21.41.722.42.83.2工作频率晶体管数/cm2最大功耗(W)第26页/共79页28Cadence 概述市场需求以及工艺技术的发展使得设计 复杂度提高，为满足这样的需求，我们 必须掌握最强大的
8、 EDA 工具 第27页/共79页29Cadence 概述第28页/共79页30Cadence 概述v 全球最大的 EDA 公司v 提供系统级至版图级的全线解决方案v 系统庞杂，工具众多，不易入手v 除综合外，在系统设计，在前端设计输入和仿真，自动布局布线，版图设计和验证等领域居行业领先地位v 具有广泛的应用支持v 电子设计工程师必须掌握的工具之一第29页/共79页31Cadence 概述v System-Level Designv Function Verificationv Emulation and Accelerationv Synthesis/Place-and-Routev Ana
9、log,RF,and Mixed-Signal Designv Physical Verification and Analysisv IC Packagingv PCB Design第30页/共79页32集成电路设计流程 算法设计算法设计逻辑综合逻辑综合可测性设计可测性设计低功耗设计低功耗设计版图验证版图验证设计规则检查设计规则检查互连参数提取互连参数提取第31页/共79页33 Cadence 系统概述版图设计工具Virtuoso LE版图验证工具Diva版图验证工具Dracula第32页/共79页34版图设计工具Virtuoso LEv Virtuoso Layout Editor版图编辑
10、大师 Cadence最精华的部分在哪里Virtuoso Layout Editor界面漂亮友好功能强大完备操作方便高效第33页/共79页35版图设计工具Virtuoso LEv 目标理解 Layout Editor 环境学会如何使用 Layout Editor学会运行交互 DRC&LVS学会将设计转为Stream format学会定制版图编辑环境第34页/共79页36版图设计工具Virtuoso LEv主要编辑命令qUndo取消qRedo恢复qMove移动qCopy复制qStretch拉伸qDelete删除qMerge合并qSearch搜索编辑命令非常友好，先点击命令，然后对目标图形进行操作第
11、35页/共79页37版图设计工具Virtuoso LEv 主要创建命令qRectangle矩形qPolygon多边形qPath互联qLabel标签qInstance例元qContact通孔现在LSW中选中层，然后点击创建命令，在画相应图形第36页/共79页38 Cadence 系统概述版图设计工具Virtuoso LE版图验证工具Diva版图验证工具Dracula第37页/共79页39设计流程 第38页/共79页40版图验证版图验证的必要性？确保版图绘制满足设计规则 确保版图与实际电路图一致 确保版图没有违反电气规则 可供参数提取以便进行后模拟第39页/共79页41Cadence 版图验证工具
12、q Diva Diva 是 Cadence 的版图编辑大师Virtuoso集成的交互式版图验证工具，具有使用方便、操作快捷的特点，非常适合中小规模单元的版图验证。q Dracula Dracula（吸血鬼）是 Cadence 的一个独立的版图验证工具，按批处理方式工作，功能十分强大，目前是完整芯片验证的标准。第40页/共79页42版图验证工具DIVAv Diva Design Interactive Verification Automation DIVA 是 Cadence软件中的验证工具集，用它可以找出并纠正设计中的错误.它除了可以处理物理版图和准备好的电气数据，从而进行版图和线路图的对查
13、（LVS）外。还可以在设计的初期就进行版图检查，尽早发现错误并互动地把错误显示出来，有利于及时发现错误所在，易于纠正。第41页/共79页43版图验证工具DIVAv Remark:1.Diva中各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。例如：要执行LVS就先要执行DRC。2.运行 Diva 之前，要准备好规则验证文件，这些文件有默认名称：做DRC时的文件应以divaDRC.rul命名，版图提取文件以divaEXT.rul命名。做LVS时规则文件应以divaLVS.rul命名。第42页/共79页44版图验证工具DIVAv DRC:对 IC 版图做几何空间检查，以确保线路
14、能够被 特定加工工艺实现。v ERC:检查电源、地的短路，悬空器件和节点等电气 特性。v LVS:将版图与电路原理图做对比，以检查电路的连 接，与MOS的长宽值是否匹配。v LPE:从版图数据库提取电气参数（如MOS的W、L值 BJT、二极管的面积，周长，结点寄生电容等）并以Hspice 网表方式表示电路。第43页/共79页45Diva DRC检查检查要拷贝要拷贝divaDRC.rul到到/home/icer/mylab里，里，mylab是自己建的库名，每是自己建的库名，每个人根据自己的情况而定。从个人根据自己的情况而定。从Verify里选择里选择DRC，如下图设置，点击，如下图设置，点击OK
15、。第44页/共79页46Diva DRC检查检查DRC检查结果如下图：检查结果如下图：errors为为0，表示通过检查。，表示通过检查。第45页/共79页47版图验证工具DIVAv Diva 查错:错误在版图文件中会高亮显示，很容易观察到。另外也可以选择Verify-Markers-Find菜单来帮助找错。单击菜单后会弹出一个窗口，在这个窗口中单击apply就可以显示第一个错误。同样，可以选择Verify-Markers-ExplainVerify-Markers-Explain来看错误的原因提示。选中该菜单后，用鼠标在版图上出错了的地方单击就可以了。也可以选择Verify-Markers-D
16、eleteVerify-Markers-Delete把这些错误提示删除。第46页/共79页48 Cadence 系统概述版图设计工具Virtuoso LE版图验证工具Diva版图验证工具Dracula第47页/共79页49版图验证工具Draculav Dracula（吸血鬼）是 Cadence 的一个独立的版图验证工具，它采用批处理的工作方式。Dracula 功能强大，目前被认为布局验证的标准，几乎全世界所有的 IC 公司都拿它作 sigh-off 的凭据。特别是对整个芯片版图的最后验证，一定要交由 Dracula 处理。第48页/共79页50版图验证工具Draculav Basics of
17、Dracula Verication 版图验证与工艺相关-需要工艺信息数据库 版图验证输入-版图数据(GDSII格式);网表信息(用于LVS);工艺相关信息第49页/共79页51版图验证工具Draculav Dracula 主要功能:1设计规则检查DRC 2电气规则检查ERC3版图&原理图一致性检查LVS 4版图参数提取LPE5寄生电阻提取PRE第50页/共79页52版图验证工具Draculav Dracula 的处理流程第51页/共79页53版图验证工具Draculav How to Use Dracula Tool 创建/获取命令文件;填充设计数据信息;编译命令文件;提交执行文件;查询验证
18、结果报表并修改错误;第52页/共79页54版图验证工具Draculav 版图GDSII 格式转换 WHY：Dracula 处理对象是GDSII文件操作步骤：执行：CIWFileExportStream.第53页/共79页55Dracula-DRCv Function of DRC 检查布局设计与制程规则的一致性;基本设计规则包括各层width,spcing及不同层之间的spcing,enclosure等关系;设计规则的规定是基于process variation,equipment limitation,circuit reliability;特殊情况下,设计规则允许有部分弹性;第54页/共7
19、9页56Dracula-LVSDracula LVS(包含器件提取）步骤:1.把版图的GDSII文件导出到含有LVS规则文件的目录；2.把单元的hspice网单文件导出到含有LVS规则文件的目录；3.更改LVS规则文件中的INDISK和PRIMARY值；4.在控制终端的含LVS规则文件的目录下输入：LOGLVShtvcasecir/home/icer/test/inv.sp (网表的路径)第55页/共79页57Dracula-LVS%con inv （网表中单元名）%exit_%PDRACULA%/g /home/icer/test/bd07.lvs (LVS规则文件名)%/f%./第56页/
20、共79页58Dracula-LVSv LVS 比较结果查看:按上述步骤执行完LVS后，工作目录下会生成名为lvsout.lvs的文件，打开此文件可以查看LVS结果报告。如果版图与电路图匹配，会显示“LAYOUT AND SCHEMATIC MATCHED”，否则，会列出Discrepancy项，并注有不能匹配的部分在版图中的坐标和网单中的器件名。第57页/共79页59产生产生GDSII文件，为文件，为LVS做准备做准备拷贝拷贝divaDRC.rul到到/home/icer/mylab里，里，mylab是自己建的库名，每个是自己建的库名，每个人根据自己的情况而定。从人根据自己的情况而定。从Ver
21、ify里选择里选择DRC，如下图设置，点击，如下图设置，点击OK。第58页/共79页60DRACULA LVS检查检查执行如下指令：执行如下指令：（1）先在）先在icer下建立一个下建立一个test文件夹文件夹，test文件夹下建一个下建一个run的文件夹。的文件夹。使用使用mkdir/test/run完成。完成。（2）拷贝）拷贝bd07.lvs和和inv.gds和和INV.sp到到test文件夹里。修改文件夹里。修改bd07.lvs如下图中所示。如下图中所示。第59页/共79页61第60页/共79页62LVS输出报告输出报告 (报告文件为报告文件为 lvsout.lvs)第61页/共79页6
22、3LVS输出报告输出报告第62页/共79页64LVS输出报告输出报告第63页/共79页65Dracula-LPE在控制终端的含LVS规则文件的目录下输入：%PDRACULA%:/g /home/icer/test/bd07.lpe (LPE规则文件名)%:/f%./第64页/共79页66LPE输出带有寄生参数的网表：输出带有寄生参数的网表：PRENET.DAT第65页/共79页67LPE输出带有寄生参数的网表：输出带有寄生参数的网表：PRENET.DAT第66页/共79页68LPE输出带有寄生参数的网表：输出带有寄生参数的网表：PRENET.DAT第67页/共79页69Post Layout
23、Simulation 利用LPE得到的网表进行后仿真，使用前仿真的激励进行仿真（通常可以把LPE得到的网表做成一个subckt，然后调用，就很方便。）后仿真显示：功能没问题！后仿真显示：功能没问题！第68页/共79页70实验二内容实验二内容 1）NAND门电路仿真 2）NAND 门电路Layout设计 3）DRC验证 4）LVS验证 5)LPE&Post Layout Simulation (选做)第69页/共79页71电路的网表怎么写？电路的网表怎么写？*Lab1 Inverter.sp*SPICE Library*.include hua05.sp*.global vdd gndM1 OU
24、T IN VDD VDD PMOS W=20u L=0.6u M2 OUT IN GND GND NMOS W=10u L=0.6uV1 VDD GND 5V2 IN GND PULSE(0 5 0ns 0.5ns 0.5ns 5ns 10ns).OPTIONS POST.tran 0.01ns 60ns.end 参考反相器的设计第70页/共79页72第71页/共79页73第72页/共79页74NANDINV如何画如何画NAND第73页/共79页75如何进行Post Layout Simulation?第74页/共79页76实验要求（1）实验前完成SPICE仿真；（2）实验前完成前一实验的Post Sim。（3）当个实验的课堂完成版图设计和DRC、LVS、LPE。（4）完成实验报告第75页/共79页77实验报告要求 纸实验报告（需要对实验结果作出分析）电子文档实验报告1）实验报告书2）版图gds文件3）spice网表文件4）DRC验证无错截图5）LVS报告6）LPE得到的PRENET.DAT文件7）Post Layout Simulation的spice网表文件第76页/共79页78如何进行第四个实验如何进行第四个实验触发器（触发器（DFF）的）的设计设计第77页/共79页79第78页/共79页EE14180感谢您的观看！第79页/共79页
