1、4.3 8086/8088 CPU4.3 8086/8088 CPU的引脚信号的引脚信号 和工作模式和工作模式主要内容n 最小模式下的基本引脚和总线形成最小模式下的基本引脚和总线形成n 最小模式下的总线时序最小模式下的总线时序 4.3.1 8086/8088的引脚信号和总线形成n外部特性表现在其引脚信号上，学习外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：时请特别关注以下几个方面：引脚的功能引脚的功能 信号的流向信号的流向 有效电平有效电平 三态能力三态能力指引脚信号的定义、指引脚信号的定义、作用；通常采用英文作用；通常采用英文单词或其缩写表示单词或其缩写表示信号从芯片向外输出，信
2、号从芯片向外输出，还是从外部输入芯片，还是从外部输入芯片，或者是双向的或者是双向的起作用的逻辑电平起作用的逻辑电平高、低电平有效高、低电平有效上升、下降边沿有效上升、下降边沿有效输出正常的低电平、输出正常的低电平、高电平外，还可以输高电平外，还可以输出高阻的第三态出高阻的第三态4.3.1.1 8086/8088的两种工作模式n两种工作模式构成两种不同规模的应用系统两种工作模式构成两种不同规模的应用系统n最小工作模式最小工作模式n系统中只有系统中只有8086/8088一个微处理器。一个微处理器。n所有的总线控制信号都直接由所有的总线控制信号都直接由8086/8088产生。产生。n最大工作模式最大
3、工作模式n构成较大规模的应用系统，系统中包含两个或多个微处理构成较大规模的应用系统，系统中包含两个或多个微处理器，其中器，其中8086/8088是主处理器，其他的处理器称为协是主处理器，其他的处理器称为协处理器。和处理器。和8086/8088配合使用的协处理器主要有两个：配合使用的协处理器主要有两个：数值运算协处理器数值运算协处理器8087和输入和输入/输出协处理器输出协处理器8089。n8086/8088和总线控制器和总线控制器8288等共同形成总线控制信号。等共同形成总线控制信号。4.3.1.1 8086/8088的两种工作模式（续）n两种模式利用两种模式利用MN/MX*引脚区别引脚区别n
4、MN/MX*接高电平为最小工作模式接高电平为最小工作模式nMN/MX*接低电平为最大工作模式接低电平为最大工作模式n两种模式下的内部操作并没有区别两种模式下的内部操作并没有区别nIBM PC/XT采用最大模式采用最大模式n本节以最小模式展开基本原理本节以最小模式展开基本原理通常在信号名称加通常在信号名称加上划线（如：上划线（如：MX）或星号（如：）或星号（如：MX*）表示低电平有效表示低电平有效8088的引脚图12345678910111213141516171819204039383736353433323130292827262524232221 GND A14 A13 A12 A11 A
5、10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GNDVCC（5V）A15A16/S3A17/S4A18/S5A19/S6SS0*(HIGH)MN/MX*RD*HOLD(RQ*/GT0*)HLDA (RQ*/GT1*)WR*(LOCK*)IO/M*(S2*)DT/R*(S1*)DEN*(S0)ALE(QS0)INTA*(QS1)TEST*READYRESET80884.3.1.2 最小模式的引脚信号1.数据和地址引脚数据和地址引脚2.读写控制引脚读写控制引脚3.中断请求和响应引脚中断请求和响应引脚4.总线请求和响应引脚总线请求和响应引
6、脚5.其它引脚其它引脚1.数据和地址引脚AD7AD0（Address/Data）n地址地址/数据数据分时复用分时复用引脚，双向、三态引脚，双向、三态n在访问存储器或外设的总线操作周期中，在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或这些引脚在第一个时钟周期输出存储器或I/O端口的低端口的低8位地址位地址A7A0n其他时间用于传送其他时间用于传送8位数据位数据D7D0 1.数据和地址引脚（续1）A15A8（Address）n中间中间8位位地址引脚地址引脚，输出、三态，输出、三态n这些引脚在访问存储器或外设时，提供全这些引脚在访问存储器或外设时，提供全部部20位地址中的中
7、间位地址中的中间8位地址位地址A15A81.数据和地址引脚（续2）A19/S6A16/S3（Address/Status）n地址地址/状态状态分时复用引脚，输出、三态分时复用引脚，输出、三态n这些引脚在访问存储器的第一个时钟周期这些引脚在访问存储器的第一个时钟周期输出高输出高4位地址位地址A19A16n在访问外设的第一个时钟周期全部输出低在访问外设的第一个时钟周期全部输出低电平无效电平无效n其他时间输出状态信号其他时间输出状态信号S6S32.读写控制引脚ALE（Address Latch Enable）n地址锁存允许地址锁存允许，输出、三态、高电平有效，输出、三态、高电平有效nALE引脚高有效
8、时，表示复用引脚：引脚高有效时，表示复用引脚：AD7AD0和和A19/S6A16/S3正在传送地正在传送地址信息址信息n由于地址信息在这些复用引脚上出现的时由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用间很短暂，所以系统可以利用ALE引脚将引脚将地址锁存起来地址锁存起来2.读写控制引脚（续1）IO/M*（Input and Output/Memory）nI/O或存储器访问或存储器访问，输出、三态，输出、三态n该引脚输出高电平时，表示该引脚输出高电平时，表示CPU将访问将访问I/O端口，这时地址总线端口，这时地址总线A15A0提供提供16位位I/O口地址口地址n该引脚输出低电平时
9、，表示该引脚输出低电平时，表示CPU将访问存将访问存储器，这时地址总线储器，这时地址总线A19A0提供提供20位存位存储器地址储器地址 2.读写控制引脚（续2）WR*（Write）n写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效n有效时，表示有效时，表示CPU正在写出数据给存储器正在写出数据给存储器或或I/O端口端口RD*（Read）n读控制读控制，输出、三态、低电平有效，输出、三态、低电平有效n有效时，表示有效时，表示CPU正在从存储器或正在从存储器或I/O端端口读入数据口读入数据 2.读写控制引脚（续3）nIO/M*、WR*和和RD*是最基本的控制信号是最基本的控制信号n组合
10、组合后，控制后，控制4种基本的总线周期种基本的总线周期总线周期总线周期IO/M*WR*RD*存储器读存储器读低低高高低低存储器写存储器写低低低低高高I/O读读高高高高低低I/O写写高高低低高高2.读写控制引脚（续4）READY n存储器或存储器或I/O口就绪口就绪，输入、高电平有效，输入、高电平有效n在总线操作周期中，在总线操作周期中，8088 CPU会在第会在第3个时钟个时钟周期的前沿测试该引脚周期的前沿测试该引脚n如果测到高有效，如果测到高有效，CPU直接进入第直接进入第4个时钟周期个时钟周期n如果测到无效，如果测到无效，CPU将插入等待周期将插入等待周期TwnCPU在等待周期中仍然要监测
11、在等待周期中仍然要监测READY信号，有信号，有效则进入第效则进入第4个时钟周期，否则继续插入等待周个时钟周期，否则继续插入等待周期期Tw。2.读写控制引脚（续5）DEN*（Data Enable）n数据允许数据允许，输出、三态、低电平有效，输出、三态、低电平有效n有效时，表示当前数据总线上正在传送数据，有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive）n数据发送数据发送/接收接收，输出、三态，输出、三态n该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向n高电平时数据自高电平
12、时数据自CPU输出（发送）输出（发送）n低电平时数据输入低电平时数据输入CPU（接收）（接收）2.读写控制引脚（续6）SS0*（System Status 0）n最小模式模式下的最小模式模式下的状态输出状态输出信号信号n它与它与IO/M*和和DT/R*一道，通过编码指示一道，通过编码指示CPU在最小模式下的在最小模式下的8种工作状态：种工作状态：1.取指取指5.中断响应中断响应2.存储器读存储器读6.I/O读读3.存储器写存储器写7.I/O写写4.过渡状态过渡状态8.暂停暂停3.中断请求和响应引脚INTR（Interrupt Request）n可屏蔽中断请求可屏蔽中断请求，输入、高电平有效，输
13、入、高电平有效n有效时，表示请求设备向有效时，表示请求设备向CPU申请可屏蔽申请可屏蔽中断中断n该请求的优先级别较低，并可通过关中断该请求的优先级别较低，并可通过关中断指令指令CLI清除标志寄存器中的清除标志寄存器中的IF标志、从标志、从而对中断请求进行屏蔽而对中断请求进行屏蔽3.中断请求和响应引脚（续1）INTA*（Interrupt Acknowledge）n可屏蔽中断响应可屏蔽中断响应，输出、低电平有效，输出、低电平有效n有效时，表示来自有效时，表示来自INTR引脚的中断请求引脚的中断请求已被已被CPU响应，响应，CPU进入中断响应周期进入中断响应周期n中断响应周期是连续的两个，每个都发
14、出中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量请求已被响应、并令有关设备将中断向量号送到数据总线号送到数据总线 3.中断请求和响应引脚（续2）NMI（Non-Maskable Interrupt）n不可屏蔽中断请求不可屏蔽中断请求，输入、上升沿有效，输入、上升沿有效n有效时，表示外界向有效时，表示外界向CPU申请不可屏蔽中断申请不可屏蔽中断n该请求的优先级别高于该请求的优先级别高于INTR，并且不能在，并且不能在CPU内内被屏蔽被屏蔽n当系统发生紧急情况时，可通过他向当系统发生紧急情况时，可通过
15、他向CPU申请不可申请不可屏蔽中断服务屏蔽中断服务主机与外设进行数据交换通常采用可屏蔽中断主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障不可屏蔽中断通常用于处理掉电等系统故障4.总线请求和响应引脚HOLDn总线保持总线保持（即总线请求），输入、高电平有效（即总线请求），输入、高电平有效n有效时，表示总线请求设备向有效时，表示总线请求设备向CPU申请占有总线申请占有总线n该信号从有效回到无效时，表示总线请求设备对总该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知线的使用已经结束，通知CPU收回对总线的控制权收回对总线的控制权 DMA控制器等主控设
16、备通过控制器等主控设备通过HOLD申请申请占用系统总线（通常由占用系统总线（通常由CPU控制）控制）4.总线请求和响应引脚（续1）HLDA（HOLD Acknowledge）n总线保持响应总线保持响应（即总线响应），输出、高电平（即总线响应），输出、高电平有效有效n有效时，表示有效时，表示CPU已响应总线请求并已将总线已响应总线请求并已将总线释放释放n此时此时CPU的的地址总线地址总线、数据总线数据总线及及具有三态输具有三态输出能力的控制总线出能力的控制总线将全面呈现高阻，使总线请将全面呈现高阻，使总线请求设备可以顺利接管总线求设备可以顺利接管总线n待到总线请求信号待到总线请求信号HOLD无效
17、，总线响应信号无效，总线响应信号HLDA也转为无效，也转为无效，CPU重新获得总线控制权重新获得总线控制权 5.其它引脚RESETn复位请求复位请求，输入、高电平有效，输入、高电平有效n该信号有效，将使该信号有效，将使CPU回到其初始状回到其初始状态；当他再度返回无效时，态；当他再度返回无效时，CPU将重将重新开始工作新开始工作n8088复位后复位后CSFFFFH、IP0000H，所以程序入口在物理地址所以程序入口在物理地址FFFF0H5.其它引脚（续1）CLK（Clock）n时钟输入时钟输入n系统通过该引脚给系统通过该引脚给CPU提供内部定时信号。提供内部定时信号。8088的标准工作时钟为的
18、标准工作时钟为5MHznIBM PC/XT机的机的8088采用了采用了4.77MHz的时的时钟，其周期约为钟，其周期约为210ns 5.其它引脚（续2）Vccn电源输入电源输入，向，向CPU提供提供5V电源电源GNDn接地接地，向，向CPU提供参考地电平提供参考地电平MN/MX*（Minimum/Maximum）n模式选择模式选择，输入，输入n接高电平时，接高电平时，8088引脚工作在最小模式；引脚工作在最小模式；反之，反之，8088工作在最大模式工作在最大模式 5.其它引脚（续3）TEST*n测试测试，输入、低电平有效，输入、低电平有效n该引脚与该引脚与WAIT指令配合使用指令配合使用n当当
19、CPU执行执行WAIT指令时，他将在每个时钟周期指令时，他将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行继续测试；如果有效，则程序恢复运行n也就是说，也就是说，WAIT指令使指令使CPU产生等待，直到引产生等待，直到引脚有效为止脚有效为止n在使用协处理器在使用协处理器8087时，通过引脚和时，通过引脚和WAIT指令，指令，可使可使8088与与8087的操作保持同步的操作保持同步“引脚”小结CPU引脚是系统总线的基本信号引脚是系统总线的基本信号可以分成三类信号：可以分成三类信号：n8位数据线：位数据线：D0D7n
20、20位地址线：位地址线：A0A19n控制线：控制线：nALE、IO/M*、WR*、RD*、READYnINTR、INTA*、NMI，HOLD、HLDAnRESET、CLK、Vcc、GND“引脚”提问n提问之一：提问之一：CPU引脚是如何与外部连接的呢？引脚是如何与外部连接的呢？n解答：总线形成（第解答：总线形成（第4.3.1.3节）节）n提问之二：提问之二：CPU引脚是如何相互配合，引脚是如何相互配合，实现总线操作、控制系统工作的呢？实现总线操作、控制系统工作的呢？n解答：总线时序解答：总线时序（第（第4.3.2节）节）4.3.1.3 最小模式的典型配置和总线形成AD7AD0A15A8A19/
21、S6A16/S3+5V8088ALE8282STB系统总线信号系统总线信号A19A16A15A8A7A0D7D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*（1）20位地址总线位地址总线采用采用3个三态透明锁存器个三态透明锁存器8282进行锁存和驱动进行锁存和驱动（2）8位数据总线位数据总线采用数据收发器采用数据收发器8286进行驱动进行驱动（3）系统控制信号）系统控制信号由由8088引脚直接提供引脚直接提供Intel 82868位双向缓冲器位双向缓冲器 控制端连接在一起，控制端连接在一起，低电平有效低
22、电平有效 可以双向导通可以双向导通 输出与输入同相输出与输入同相OE*0，导通，导通 T1 AB T0 ABOE*1，不导通，不导通每一位都是一个双向三态门，每一位都是一个双向三态门，8位具有共同的控制端位具有共同的控制端三态缓冲锁存器（三态锁存器）三态缓冲锁存器（三态锁存器）TA D Q CB锁存环节锁存环节缓冲环节缓冲环节Intel 8282具有三态输出的具有三态输出的TTL电平锁存器电平锁存器STB 电平锁存引脚电平锁存引脚OE*输出允许引脚输出允许引脚每一位都是一个三态锁存器，每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起个三态锁存器的控制端连在一起4.3.1.3 最小模式的
23、典型配置和总线形成AD7AD0A15A8A19/S6A16/S3+5V8088ALE8282STB系统总线信号系统总线信号A19A16A15A8A7A0D7D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*（1）20位地址总线的形成n采用采用3个个8282进行锁存和驱动进行锁存和驱动nIntel 8282是是三态透明锁存器，类似有三态透明锁存器，类似有Intel 8283和通用数字集成电路芯片和通用数字集成电路芯片373n三态输出：三态输出：n输出控制信号有效时，允许数据输出；输出控制信号有效时，允许数据
24、输出；n无效时，不允许数据输出，呈高阻状态无效时，不允许数据输出，呈高阻状态n透明：锁存器的输出能够跟随输入变化透明：锁存器的输出能够跟随输入变化（2）8位数据总线的形成n采用数据收发器采用数据收发器8286进行双向驱动进行双向驱动 nIntel 8286是是8位三态双向缓冲器，类似位三态双向缓冲器，类似功能的器件还有功能的器件还有Intel 8287、通用数字集、通用数字集成电路成电路245等等n另外，接口电路中也经常使用三态单向缓另外，接口电路中也经常使用三态单向缓冲器，例如通用数字集成电路冲器，例如通用数字集成电路244就是一就是一个常用的双个常用的双4位三态单向缓冲器位三态单向缓冲器（
25、3）系统控制信号的形成n由由8088引脚直接提供引脚直接提供n因为基本的控制信号因为基本的控制信号8088引脚中都含有引脚中都含有n例如：例如：IO/M*、WR*、RD*等等n其它信号的情况看其它信号的情况看详图详图4.3.1.4 最大模式的引脚定义n8088的数据的数据/地址等引脚在最大模式与最小模式地址等引脚在最大模式与最小模式时相同时相同n有些控制信号不相同，主要是用于输出操作编码有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器信号，由总线控制器8288译码产生系统控制信号：译码产生系统控制信号：nS2*、S1*、S0*3个状态信号个状态信号nLOCK*总线封锁信号总线封锁信
26、号nQS1、QS0指令队列状态信号指令队列状态信号nRQ*/GT0*、RQ*/GT1*2个总线请求个总线请求/同意信号同意信号4.3.1.5 最大模式的典型配置和总线形成系统总线信号系统总线信号MEMR*MEMW*IOR*IOW*INTA*DMA应答电路AENBRDAEN*AEN*CENA19A12A11A8A7A0D7D0AD7AD0A11A8A19/S6A16/S3A15A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*S0*S2*S0*MN/MX*OE*E*MRDC*AMTW*IORC*AIOWC*INTA*系统
27、地址总线系统地址总线采用三态透明锁存器采用三态透明锁存器74LS373和三态单向缓冲和三态单向缓冲器器74LS244 系统数据总线系统数据总线通过三态双向缓冲器通过三态双向缓冲器74LS245形成和驱动形成和驱动 系统控制总线系统控制总线主要由总线控制器主要由总线控制器8288形成形成MEMR*、MEMW*、IOR*、IOW*、INTA*4.3.2 8088的总线时序n时序（时序（Timing）是指信号高低电平）是指信号高低电平(有效有效或无效或无效)变化及相互间的时间顺序关系。变化及相互间的时间顺序关系。n总线时序描述总线时序描述CPU引脚如何实现总线操作引脚如何实现总线操作nCPU时序决定
28、系统各部件间的同步和定时时序决定系统各部件间的同步和定时什么是什么是总线操作总线操作？4.3.2 8088的总线时序（续1）n总线操作是指总线操作是指CPU通过总线对外的各种操作通过总线对外的各种操作n8088的总线操作主要有：的总线操作主要有：n存储器读、存储器读、I/O读操作读操作n存储器写、存储器写、I/O写操作写操作n中断响应操作中断响应操作n总线请求及响应操作总线请求及响应操作nCPU正在进行内部操作、并不进行实际对外操作的正在进行内部操作、并不进行实际对外操作的空闲状态空闲状态Tin描述总线操作的微处理器时序有三级：描述总线操作的微处理器时序有三级：n指令周期指令周期 总线周期总线
29、周期 时钟周期时钟周期什么是什么是指令、总线和时钟周期指令、总线和时钟周期？4.3.2 8088的总线时序（续2）n指令周期是指一条指令经取指、译码、读写操作数到指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程。若干总线周期组成一个指令周期执行完成的过程。若干总线周期组成一个指令周期n总线周期是指总线周期是指CPU通过总线操作与外部（存储器或通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程端口）进行一次数据交换的过程n8088的基本总线周期需要的基本总线周期需要4个时钟周期个时钟周期n4个时钟周期编号为个时钟周期编号为T1、T2、T3和和T4n总线周期中的时钟周期也被
30、称作总线周期中的时钟周期也被称作“T状态状态”n时钟周期的时间长度就是时钟频率的倒数时钟周期的时间长度就是时钟频率的倒数n当需要延长总线周期时需要插入等待状态当需要延长总线周期时需要插入等待状态Tw何时有何时有总线周期总线周期？演示4.3.2 8088的总线时序（续3）n任何指令的取指阶段都需要存储器读总线周期，读任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码取的内容是指令代码n任何一条以存储单元为源操作数的指令都将引起任何一条以存储单元为源操作数的指令都将引起存存储器读总线周期储器读总线周期，任何一条以存储单元为目的操作，任何一条以存储单元为目的操作数的指令都将引起数的指令都
31、将引起存储器写总线周期存储器写总线周期n只有执行只有执行IN指令才出现指令才出现I/O读总线周期读总线周期，执行，执行OUT指令才出现指令才出现I/O写总线周期写总线周期nCPU响应可屏蔽中断时生成响应可屏蔽中断时生成中断响应总线周期中断响应总线周期如何实现如何实现同步同步？4.3.2 8088的总线时序（续4）n总线操作中如何实现时序同步是关键总线操作中如何实现时序同步是关键nCPU总线周期采用总线周期采用同步时序同步时序：n各部件都以系统时钟信号为基准各部件都以系统时钟信号为基准n当相互不能配合时，快速部件（当相互不能配合时，快速部件（CPU）插入）插入等待状态等待慢速部件（等待状态等待慢
32、速部件（I/O和存储器）和存储器）nCPU与外设接口常采用与外设接口常采用异步时序异步时序，它们，它们通过应答联络信号实现同步操作通过应答联络信号实现同步操作4.3.2.1 最小模式的总线时序本节展开微处理器最基本的本节展开微处理器最基本的4种总线周期种总线周期存储器读总线周期存储器读总线周期存储器写总线周期存储器写总线周期I/O读总线周期读总线周期I/O写总线周期写总线周期存储器写总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输出数据输出数据A19A16S6S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出20位存储器
33、地址位存储器地址A19A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送I/O写总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输出数据输出数据0000S6S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出16位位I/O地址地址A15A0IO/M*输出高电平，表示输出高电
34、平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送存储器读总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输入数据输入数据A19A16S6S3READY（高电平）（高电平）IO/M*RD*T1状态状态输出输出20位存储器地址位存储器地址A19A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复
35、用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送演示I/O读总线周期T4T3T2T1ALECLKA19/S6A16/S3A15A8AD7AD0A15A8A7A0输入数据输入数据S6S3READY（高电平）（高电平）IO/M*RD*0000T1状态状态输出输出16位位I/O地址地址A15A0IO/M*输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态
36、状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送插入等待状态Twn同步时序通过插入等待状态，来使速度同步时序通过插入等待状态，来使速度差别较大的两部分保持同步差别较大的两部分保持同步n在在读写总线周期中，判断是否插入读写总线周期中，判断是否插入Tw1.1.在在T3T3的前沿检测的前沿检测READYREADY引脚是否有效引脚是否有效2.2.如果如果READYREADY无效，在无效，在T3T3和和T4T4之间插入一个之间插入一个等效于等效于T3T3的的TwTw ，转，转1 13.3
37、.如果如果READYREADY有效，执行完该有效，执行完该T T状态，进入状态，进入T4T4状态状态演示本节教学要求本节教学要求1.了解了解8086/8088的两种工作模式；的两种工作模式；2.掌握最小模式下的引脚定义、典型配掌握最小模式下的引脚定义、典型配置、总线形成和总线时序；置、总线形成和总线时序；3.了解最大模式下的引脚定义、典型配了解最大模式下的引脚定义、典型配置、总线形成。置、总线形成。什么是分时复用？n分时复用就是一个引脚在不同的时刻具分时复用就是一个引脚在不同的时刻具有两个甚至多个作用有两个甚至多个作用n最常见的总线复用是数据和地址引脚复最常见的总线复用是数据和地址引脚复用用
38、n总线复用的目的是为了减少对外引脚个总线复用的目的是为了减少对外引脚个数数n8088/8086CPU的数据地址线的数据地址线采用了采用了总线复用方法总线复用方法最小模式总线形成(Intel产品手册推荐电路)RESET TEST HOLD HLDA NMI INTR INTA M/IO WR RDREADY CLK READYMN/MX+5V控制总线控制总线地址总线地址总线A19 A0数据总线数据总线D7D0 ALE A19A8 AD7 AD 0 DT/R DEN8088CPUSTB 8282OETOE82868284A系统总线系统总线S2*、S1*、S0*的编码意义S2*S1*S0*CPU的工
39、作状态的工作状态 0 0 0 中断响应中断响应 0 0 1 I/O读读 0 1 0 I/O写写 0 1 1 暂停暂停 1 0 0 取指取指 1 0 1 存储器读存储器读 1 1 0 存储器写存储器写 1 1 1 过渡状态过渡状态总线周期 T1 T2 T3 T4 Ti Ti T1 T2 T3 Tw Tw Tw T4 Ti Ti 总线周期总线周期若干个12个基本总线周期由基本总线周期由4个个T状态组成：状态组成：T1、T2、T3、T4等待时钟周期等待时钟周期Tw，在总线周期的，在总线周期的T3和和T4之间插入之间插入空闲时钟周期空闲时钟周期Ti，在两个总线周期之间插入，在两个总线周期之间插入动态动态各种周期的动态演示存储器读20002H35H等待状态 T1 T2 T3 Tw Tw Tw T4CLKREADY前沿检测前沿检测动态动态等待状态Tw的插入
