1、EE141 VLSI集成电路和系统设计 第三章第三章 系统封装与测试系统封装与测试 EE141 VLSI集成电路和系统设计 一、集成电路的封装方法 双列直插式（双列直插式（DIP：Dual In-line Package) 表面安装封装（表面安装封装（SMP：Surface Mounted Package） 球型阵列封装（球型阵列封装（BGA：Ball Grid Arrag） 芯片尺寸封装（芯片尺寸封装（CSP：Chip Scale Package) 晶圆级尺寸封装（晶圆级尺寸封装（WLP：Wafer Level CSP） 薄型封装（薄型封装（PTP：Paper Thin Package ）
2、多层薄型封装（多层薄型封装（Stack PTP） 裸芯片封装（裸芯片封装（COB ，Flip chip） 3.1 系统封装 EE141 VLSI集成电路和系统设计 DIP封装结构形式 1965年陶瓷双列直插式年陶瓷双列直插式DIP和和 塑料包封结构式塑料包封结构式DIP 引脚数：引脚数：664， 引脚节距：引脚节距：2.54mm 衡量一个芯片封装技术先进与否的重要指标是芯片面积衡量一个芯片封装技术先进与否的重要指标是芯片面积 与封装面积之比，这个比值越接近与封装面积之比，这个比值越接近1越好。越好。 例：例：40根根I/O引脚塑料双列直插式封装引脚塑料双列直插式封装(PDIP)的的CPU 芯片
3、面积/封装面积=33/15.2450=1：86 这种封装尺寸远比芯片大，说明封装效率很低，占去了这种封装尺寸远比芯片大，说明封装效率很低，占去了 很多有效安装面积。很多有效安装面积。 Intel公司这期间的公司这期间的CPU如如8086、80286都采用都采用PDIP封装。封装。 EE141 VLSI集成电路和系统设计 SMP表面安装封装 1980年出现表面安装器件，包括：年出现表面安装器件，包括： 小外型晶体管封装（小外型晶体管封装（SOT） 翼型（翼型（L型）引线小外型封装（型）引线小外型封装（SOP） 丁型引线小外型封装（丁型引线小外型封装（SOJ） 塑料丁型四边引线片式载体（塑料丁型四
4、边引线片式载体（PLCC） 塑料塑料L型四边引线扁平封装（型四边引线扁平封装（PQFP） 引线数为：引线数为：3300， 引线节距为引线节距为1.270.4mm EE141 VLSI集成电路和系统设计 例：例：0.5mm焊区中心距，焊区中心距，208根根I/O引脚的引脚的QFP封装封装 的的CPU 外形尺寸外形尺寸2828mm，芯片尺寸，芯片尺寸1010mm， 芯片面积芯片面积/封装面积封装面积=1010/2828=1：7.8 QFP比比DIP的封装尺寸大大减小。的封装尺寸大大减小。 QFP的特点是的特点是: 1.适合用适合用SMT表面安装技术在表面安装技术在PCB上安装布线上安装布线; 2.
5、封装外形尺寸小，寄生参数减小，适合高频应用封装外形尺寸小，寄生参数减小，适合高频应用; 3.操作方便操作方便; 4.可靠性高。可靠性高。 在这期间，在这期间，Intel公司的公司的CPU，如，如Intel 80386就采就采 用塑料四边引出扁平封装用塑料四边引出扁平封装PQFP。 EE141 VLSI集成电路和系统设计 BGA球栅阵列封装 90年代出现球栅阵列封装，年代出现球栅阵列封装，BGA封装特点封装特点: 1.I/O引脚数虽然增多，但引脚间距远大于引脚数虽然增多，但引脚间距远大于QFP， 从而提高了组装成品率从而提高了组装成品率; 2.虽然它的功耗增加，但虽然它的功耗增加，但BGA能用可
6、控塌陷芯片能用可控塌陷芯片 法焊接，从而可以改善它的电热性能；法焊接，从而可以改善它的电热性能； 3.厚度比厚度比QFP减少减少1/2以上，重量减轻以上，重量减轻3/4以上以上; 4.寄生参数减小，信号传输延迟小，使用频率大寄生参数减小，信号传输延迟小，使用频率大 大提高大提高; 5.组装可用共面焊接，可靠性高组装可用共面焊接，可靠性高; 6.BGA封装仍与封装仍与QFP一样，占用基板面积过大。一样，占用基板面积过大。 EE141 VLSI集成电路和系统设计 BGA球栅阵列封装 EE141 VLSI集成电路和系统设计 BGA的外引线为焊料球，焊球节距为的外引线为焊料球，焊球节距为1.51.0m
7、m。 BGA封装比封装比QFP先进，但它的芯片面积先进，但它的芯片面积/封装面积封装面积 的比值仍很低。的比值仍很低。 改进型的改进型的BGA称为称为BGA，按，按0.5mm焊区中心距，焊区中心距， 芯片面积芯片面积/封装面积的比为封装面积的比为1:4，比，比BGA前进了一前进了一 大步。大步。 Intel公司对这种集成度很高公司对这种集成度很高(单芯内达单芯内达300万只以上万只以上 晶体管晶体管)，功耗很大的，功耗很大的CPU芯片，如芯片，如Pentium、 Pentium Pro、Pentium 采用陶瓷针栅阵列封采用陶瓷针栅阵列封 装装CPGA和陶瓷球栅阵列封装和陶瓷球栅阵列封装CBG
8、A，并在外壳，并在外壳 上安装微型排风扇散热，从而达到电路的稳定可上安装微型排风扇散热，从而达到电路的稳定可 靠工作。靠工作。 EE141 VLSI集成电路和系统设计 CSP芯片尺寸封装 1994年年9月日本三菱电气研究出一种月日本三菱电气研究出一种 芯片面积芯片面积/封装面积封装面积=1：1.1的封装结构，其封装的封装结构，其封装 外形尺寸只比裸芯片大一点点。也就是说，单个外形尺寸只比裸芯片大一点点。也就是说，单个 IC芯片有多大，封装尺寸就有多大，从而诞生了芯片有多大，封装尺寸就有多大，从而诞生了 一种新的封装形式一种新的封装形式CSP。 CSP封装具有以下特点封装具有以下特点: 1.满足
9、了满足了LSI芯片引出脚不断增加的需要芯片引出脚不断增加的需要; 2.解决了解决了IC裸芯片不能进行交流参数测试和老化裸芯片不能进行交流参数测试和老化 筛选的问题筛选的问题; 3.封装面积缩小到封装面积缩小到BGA的的1/4至至1/10，延迟时间，延迟时间 缩小到极短。缩小到极短。 EE141 VLSI集成电路和系统设计 晶圆级尺寸封装WLP WLPWLP可以有效提高封装集成度，是芯片尺寸封可以有效提高封装集成度，是芯片尺寸封 装装CSPCSP中空间占用最小的一种。中空间占用最小的一种。 传统封装是以划片后的单个芯片为加工目标，传统封装是以划片后的单个芯片为加工目标， 而而WLPWLP的处理对
10、象为晶圆，直接在晶圆上进的处理对象为晶圆，直接在晶圆上进 行封装和测试，随后切割成一颗颗己经封装行封装和测试，随后切割成一颗颗己经封装 好的好的ICIC，然后在，然后在ICIC上生长金属凸点，用倒装上生长金属凸点，用倒装 技术粘贴到基板或玻璃基底上，最后再装配技术粘贴到基板或玻璃基底上，最后再装配 到到PCBPCB上。上。 EE141 VLSI集成电路和系统设计 晶圆级尺寸封装WLP EE141 VLSI集成电路和系统设计 薄型封装PTP和多层薄型封装（Stack PTP） 单层单层PTP厚度：厚度：3050微米微米 在在IC卡的应用中多采用单层的卡的应用中多采用单层的PTP 多层多层PTP：
11、 大生产大生产 35层层 实验室实验室 1014层层 EE141 VLSI集成电路和系统设计 裸芯片技术（COB ，Flip chip） COB技术：技术：芯片主体和I/O端子在晶体的上方， 在焊接时将此裸片用导电、导热胶粘接在 PCB上，凝固后用Bonger机将金属丝（Al/Au） 在超声、热压的作用下，分别连接在芯片的 I/O端子焊区和PCB相应的焊盘上，测试合格 后，再封上树脂胶。 与其它封装技术相比，COB技术有以下优点： 价格低廉、节约空间、工艺成熟。 缺点：另配焊接机和封装机、封装速度慢、 PCB贴片对环境要求更为严格、无法维修。 EE141 VLSI集成电路和系统设计 Flip
12、chip技术：技术：又称为倒装片，与COB相比， 芯片结构与I/O端子（锡球）方向朝下，由于 I/O引出端分布于整个芯片表面，故在封装密 度和处理速度上已达到顶峰。它可以采用SMT 技术的手段来加工，是封装技术及高密度安装 的方向。90年代，该技术已在多种行业的电子 产品中加以推广，特别是用于便携式的通信设 备中。 EE141 VLSI集成电路和系统设计 二、多芯片模块（MCM） 将高集成度、高性能、高可靠的将高集成度、高性能、高可靠的CSP芯片芯片(IC)和和 专用集成电路芯片专用集成电路芯片(ASIC)在高密度多层互联基在高密度多层互联基 板上用表面安装技术板上用表面安装技术(SMT)组装
13、成为多种多样电组装成为多种多样电 子组件、子系统或系统。子组件、子系统或系统。 MCM的特点有的特点有: 1.1.封装延迟时间缩小，易于实现组件高速化。封装延迟时间缩小，易于实现组件高速化。 2.2.缩小整机缩小整机/ /组件封装尺寸和重量，一般体积减组件封装尺寸和重量，一般体积减 小小1/41/4，重量减轻，重量减轻1/31/3。 3.3.可靠性大大提高。可靠性大大提高。 4.4.更多的更多的I/OI/O端。端。 5.5.具有系统功能的高级混合集成组件。尤其适具有系统功能的高级混合集成组件。尤其适 用于通讯和个人便携式应用系统。用于通讯和个人便携式应用系统。 EE141 VLSI集成电路和系
14、统设计 二维MCM：所有元件安置在一个平面上。：所有元件安置在一个平面上。 三维MCM：在：在X-Y平面和平面和Z方向上安置元件，所方向上安置元件，所 有元件以叠层的方式被封装在一起。有元件以叠层的方式被封装在一起。 三维MCM的特点： 重量更轻重量更轻 体积更小体积更小 更高的组装效率更高的组装效率 更高的可靠性更高的可靠性 缩短信号延迟时间缩短信号延迟时间 降低功耗降低功耗 减小信号噪声减小信号噪声 EE141 VLSI集成电路和系统设计 MCM封装模式 EE141 VLSI集成电路和系统设计 三、片上系统（system on a chip) 作为新一代集成技术的片上系统（作为新一代集成技
15、术的片上系统（SOC） 直接将系统设计并制作在同一个芯片上。直接将系统设计并制作在同一个芯片上。 SOC具有高性能、高密度、高集成度、高具有高性能、高密度、高集成度、高 可保性和低费用的优点，有着十分诱人的可保性和低费用的优点，有着十分诱人的 应用前景。应用前景。 目前在实际应用中目前在实际应用中SOCSOC还而临着很多限制因还而临着很多限制因 素，包括现阶段素，包括现阶段lPlP资源还不够丰富、研发资源还不够丰富、研发 成本高及设计周期长、生产工艺复杂、成成本高及设计周期长、生产工艺复杂、成 品率不高等。此外在品率不高等。此外在SOCSOC中采用混合半导体中采用混合半导体 技术（如技术（如G
16、aAsGaAs和和SiGeSiGe）也存在问题。）也存在问题。 EE141 VLSI集成电路和系统设计 速度密度质量因子 封装工艺 质量因子（英寸/10-9秒）（英寸/英 寸2） SOC 28.0 MCM 14.0 PCB 2.2 EE141 VLSI集成电路和系统设计 MCM与SOC比较 随着芯片规模的不断扩大，可以将一个完整的电子系统集成随着芯片规模的不断扩大，可以将一个完整的电子系统集成 在一块芯片中，即系统级芯片在一块芯片中，即系统级芯片SOCSOC。SOCSOC有高性能、低功耗、有高性能、低功耗、 体积小等诸多优点，是下一代集成电路发展的主要方向。体积小等诸多优点，是下一代集成电路发
17、展的主要方向。 MCMMCM在速度、密度和费用上比不上在速度、密度和费用上比不上SOCSOC，但，但MCMMCM允许多电源和多允许多电源和多 工艺混合的电路。将多个工艺混合的电路。将多个ICIC和无源元件封装在高性能基板上和无源元件封装在高性能基板上 形成一个系统，它可方便兼容不同制造技术的芯片，例如形成一个系统，它可方便兼容不同制造技术的芯片，例如 CMOSCMOS硅芯片，硅芯片，RFRF、大功率电路、大功率电路SiCSiC、SiGeSiGe、GeAsGeAs芯片，从而使芯片，从而使 封装由单芯片级进入系统集成级。封装由单芯片级进入系统集成级。 安装在安装在MCMMCM上的所有芯片可以预先测
18、试，也可以更换。基片上上的所有芯片可以预先测试，也可以更换。基片上 的布线也可预先测试和修理。因此有较大的灵活性和比的布线也可预先测试和修理。因此有较大的灵活性和比SOCSOC更更 高的成品率。高的成品率。 MCMMCM的金属熔合和热消除是目前存在的问题。的金属熔合和热消除是目前存在的问题。 EE141 VLSI集成电路和系统设计 任何集成电路不论在设计过程中经过了怎样的任何集成电路不论在设计过程中经过了怎样的 仿真和检查，在制造完成后都必须通过测试来仿真和检查，在制造完成后都必须通过测试来 最后验证设计和制作的正确性。最后验证设计和制作的正确性。 集成电路测试技术的综合性：半导体技术、电集成
19、电路测试技术的综合性：半导体技术、电 路技术、计算技术、仪器仪表技术等。路技术、计算技术、仪器仪表技术等。 测试的意义： （1）直观地检查设计的具体电路能像设计者要）直观地检查设计的具体电路能像设计者要 求的那样正确工作。求的那样正确工作。 （2）确定电路失效的原因和所发生的具体部位，）确定电路失效的原因和所发生的具体部位， 以便改进设计和修正错误。以便改进设计和修正错误。 3.2 系统测试 EE141 VLSI集成电路和系统设计 测试的分类： 鉴定测试鉴定测试 生产测试生产测试 用户测试用户测试 可靠性测试可靠性测试 电学性能测试电学性能测试 EE141 VLSI集成电路和系统设计 鉴定测试
20、：为了鉴定与检验产品在规定为了鉴定与检验产品在规定 环境条件下各种指标是否满足规定要求环境条件下各种指标是否满足规定要求 而进行的测试。而进行的测试。 生产测试：新产品定型投产以后在生产新产品定型投产以后在生产 线上进行某些项目的测试和检验，其目线上进行某些项目的测试和检验，其目 的是保证出厂产品质量的合格性和监督的是保证出厂产品质量的合格性和监督 生产工艺的稳定程度。生产工艺的稳定程度。 （1）园片测试（管芯测试、初测）园片测试（管芯测试、初测） （2）成品测试（成测、末测）成品测试（成测、末测） EE141 VLSI集成电路和系统设计 用户测试：考虑到误测、装运、储存考虑到误测、装运、储存
21、 所引起的缺陷或失效及用户的特殊要所引起的缺陷或失效及用户的特殊要 求。求。 （1）验收测试：与厂家成测的内容相）验收测试：与厂家成测的内容相 同，但对集成电路进行百分之百的功同，但对集成电路进行百分之百的功 能检查。能检查。 （2）插件板和系统测试：将集成电路）插件板和系统测试：将集成电路 与其它电路组成插件板或整机后，模与其它电路组成插件板或整机后，模 拟实际使用情况进行测试。拟实际使用情况进行测试。 EE141 VLSI集成电路和系统设计 可靠性测试：为评价和分析集成电路为评价和分析集成电路 可靠性进行的测试。可靠性进行的测试。 （1）筛选测试）筛选测试 （2）寿命测试）寿命测试 电学性
22、能测试： （1）直流测试）直流测试 （2）交流测试）交流测试 （3）动态测试）动态测试 （4）功能测试）功能测试 （5）工作范围测试）工作范围测试 EE141 VLSI集成电路和系统设计 测试、生产和应用的关系 测试系统 芯片测试工程测试 成品测试 测试仪 程序设计 生产控制 数据处理 生产计划 用户要求 电路应用 产品市场 质量保证设计工程 工艺控制 测试工程 质量控制 EE141 VLSI集成电路和系统设计 集成电路芯片测试的两种基本形式 完全测试：对芯片进行全部状态和功能的测试，对芯片进行全部状态和功能的测试， 要考虑集成电路的所有状态和功能，即使在要考虑集成电路的所有状态和功能，即使在
23、 将来的实际应用中有些并不会出现。完全测将来的实际应用中有些并不会出现。完全测 试是完备集。在集成电路研制阶段，为分析试是完备集。在集成电路研制阶段，为分析 电路可能存在的缺陷和隐含的问题，应对样电路可能存在的缺陷和隐含的问题，应对样 品进行完全测试。品进行完全测试。 功能测试：只对集成电路设计之初所要求的运只对集成电路设计之初所要求的运 算功能或逻辑功能是否正确进行测试。功能算功能或逻辑功能是否正确进行测试。功能 测试是局部测试。在集成电路的生产阶段，测试是局部测试。在集成电路的生产阶段， 通常采用功能测试以提高测试效率降低测试通常采用功能测试以提高测试效率降低测试 成本。成本。 EE141
24、 VLSI集成电路和系统设计 完全测试的含义 例如：N个输入端的逻辑，它有个输入端的逻辑，它有2N个状态。个状态。 组合逻辑：在静态状态下，需要在静态状态下，需要2N个顺序测试矢个顺序测试矢 量。量。动态测试应考虑状态转换时的延迟配合问动态测试应考虑状态转换时的延迟配合问 题，仅仅顺序测试是不够的。题，仅仅顺序测试是不够的。 时序电路：由于记忆单元的存在，电路的状态不由于记忆单元的存在，电路的状态不 但与当前的输入有关，还与上一时刻的信号有但与当前的输入有关，还与上一时刻的信号有 关。它的测试矢量不仅仅是枚举问题，而是一关。它的测试矢量不仅仅是枚举问题，而是一 个排列问题。最坏情况下它是个排列
25、问题。最坏情况下它是2N个状态的全排个状态的全排 列列，它的测试矢量数目是一个天文数字。，它的测试矢量数目是一个天文数字。 可测试性成为VLSI设计中的一个重要部分 EE141 VLSI集成电路和系统设计 可测试性问题 问题的提出：从测试技术的角度而言要解决测试从测试技术的角度而言要解决测试 的可控制性和可观测性，希望内部的节点都是的可控制性和可观测性，希望内部的节点都是 “透明的”，这样才能通过测试判定电路失效“透明的”，这样才能通过测试判定电路失效 的症结所在。但是，电路制作完成后，各个内的症结所在。但是，电路制作完成后，各个内 部节点将不可直接探测，只能对系统输入一定部节点将不可直接探测
26、，只能对系统输入一定 的测试矢量，在输出端观察到所测节点的状态。的测试矢量，在输出端观察到所测节点的状态。 测试的难点：可测试性与电路的复杂性成正比，可测试性与电路的复杂性成正比， 对于一个包含了数万个内部节点的对于一个包含了数万个内部节点的VLSI系统，系统， 很难直接从电路的输入很难直接从电路的输入/输出端来控制和观察这输出端来控制和观察这 些内部节点的电学行为。些内部节点的电学行为。 为解决可测试性问题，从设计之初就要予以考虑。 EE141 VLSI集成电路和系统设计 可测试性设计的基本方法 转变测试思想将输入信号的枚举与排列的测试转变测试思想将输入信号的枚举与排列的测试 方法转变为对电
27、路内部各个节点的测试，即直方法转变为对电路内部各个节点的测试，即直 接对电路硬件组成单元进行测试。具体方法：接对电路硬件组成单元进行测试。具体方法： （1）分块测试，降低测试的复杂性。）分块测试，降低测试的复杂性。 （2）采用附加电路使测试生成容易，改进电路）采用附加电路使测试生成容易，改进电路 的可控制性和可观察性，覆盖全部的硬件节点。的可控制性和可观察性，覆盖全部的硬件节点。 （3）加自测电路，使测试具有智能化和自动化。）加自测电路，使测试具有智能化和自动化。 EE141 VLSI集成电路和系统设计 测试基础 （1）内部节点测试方法的基本思想： 由于电路制作完成后，各个内部节点由于电路制作
28、完成后，各个内部节点 将不可直接探测，只能通过输入将不可直接探测，只能通过输入/输出输出 来观测。对内部节点测试思想是：假来观测。对内部节点测试思想是：假 设在待测试节点存在一个故障状态，设在待测试节点存在一个故障状态， 然后反映和传达这个故障到输出观察然后反映和传达这个故障到输出观察 点。在测试中如果输出观察点测到该点。在测试中如果输出观察点测到该 故障效应，则说明该节点确实存在假故障效应，则说明该节点确实存在假 设的故障。否则，说明该节点不存在设的故障。否则，说明该节点不存在 假设的故障。假设的故障。 EE141 VLSI集成电路和系统设计 （2）可测试性的三个重要方面 故障模型的提取：将
29、电路失效抽象为故将电路失效抽象为故 障模型。障模型。 测试生成：产生验证电路的一组测试矢：产生验证电路的一组测试矢 量。量。 测试设计：考虑测试效率问题，加入适：考虑测试效率问题，加入适 当的附加逻辑或电路以提高芯片的测当的附加逻辑或电路以提高芯片的测 试效率。试效率。 EE141 VLSI集成电路和系统设计 故障模型 造成电路失效的原因：造成电路失效的原因： （1）微观的缺陷：半导体材料中存在的缺陷；）微观的缺陷：半导体材料中存在的缺陷； （2）工艺加工中引入的器件不可靠或错误：带）工艺加工中引入的器件不可靠或错误：带 电粒子的沾污、接触区接触不良、金属线不良电粒子的沾污、接触区接触不良、金
30、属线不良 连接或断开；连接或断开； （3）设计不当所引入的工作不稳定。）设计不当所引入的工作不稳定。 电路失效（节点不正确的电平）抽象为故障模型 EE141 VLSI集成电路和系统设计 测试生成 对于每一个测试矢量，它包括了测试输入对于每一个测试矢量，它包括了测试输入 和应有的测试输出。为了减少测试的工作和应有的测试输出。为了减少测试的工作 量，测试生成通常是针对门级器件的外节量，测试生成通常是针对门级器件的外节 点。虽然直接针对晶体管级生成测试具有点。虽然直接针对晶体管级生成测试具有 更高的定位精度，但测试的难度与工作量更高的定位精度，但测试的难度与工作量 将大大增加。将大大增加。 随着集成
31、电路规模的增大和系统复杂性的随着集成电路规模的增大和系统复杂性的 提高，要求要采用新的技术和算法生成测提高，要求要采用新的技术和算法生成测 试。试。 EE141 VLSI集成电路和系统设计 测试设计 （1）增加电路的测试点，断开长的逻辑链，使）增加电路的测试点，断开长的逻辑链，使 测试生成过程简化。测试生成过程简化。 （2）提高时序逻辑单元初始状态预置能力，这）提高时序逻辑单元初始状态预置能力，这 可简化测试过程，不需要寻求同步序列和引导可简化测试过程，不需要寻求同步序列和引导 序列。序列。 （3）对不可测节点增加观测点，使其成为可测）对不可测节点增加观测点，使其成为可测 节点。节点。 （4）插入禁止逻辑单元，断开反馈链，将时序）插入禁止逻辑单元，断开反馈链，将时序 逻辑单元变为组合逻辑电路进行测试。逻辑单元变为组合逻辑电路进行测试。 （5）增加附加测试电路，改善复杂逻辑的可测）增加附加测试电路，改善复杂逻辑的可测 试性。试性。
