1、1第第4章章 总线技术与总线标准总线技术与总线标准4.1 总线技术总线技术（掌握）（掌握）总线技术概述总线技术概述 总线仲裁总线仲裁 总线操作与时序总线操作与时序4.2 总线标准总线标准（理解）（理解）片内片内AMBA总线总线 PCI系统总线系统总线 串行通信总线串行通信总线第四章第四章 习题习题作业：作业：1 1、2 2、5 5、6 6、12-12-1515思考：思考：3 3、7-117-1134.1 总线技术总线是计算机系统中的总线是计算机系统中的信息传输通道信息传输通道，由系统中，由系统中各个部各个部件所共享件所共享。总线的特点在于总线的特点在于公用性，公用性，总线由多条通总线由多条通信
2、线路（线缆）组成信线路（线缆）组成计算机系统通常包含计算机系统通常包含不同种类的总线不同种类的总线，在不同层次上为，在不同层次上为计算机组件之间提供通信通路计算机组件之间提供通信通路采用总线的原因采用总线的原因:非总线结构的非总线结构的N个设备的互联线组数为个设备的互联线组数为N*(N-1)/2 非总线结构的非总线结构的M发发N收设备间的互联线组数为收设备间的互联线组数为M*N采采用总线的优势用总线的优势 减少部件间连线的数量减少部件间连线的数量 扩展性好，便于构建系统扩展性好，便于构建系统 便于产品更新换代便于产品更新换代计算机互联结构计算机互联结构-总线总线4/36interconnect
3、ion structure：指计算机系统中：指计算机系统中连接各子系统的通路集合。总线连接各子系统的通路集合。总线(bus)是使用是使用最普遍的互连结构。最普遍的互连结构。总线要素总线要素 线路介质、总线协议线路介质、总线协议总线组织及分类总线组织及分类 单、双、多级单、双、多级总线隔离与驱动总线隔离与驱动 锁存、驱动锁存、驱动总线总线仲裁仲裁 集中式、分布式集中式、分布式总线性能指标总线性能指标 速率、带宽速率、带宽总线操作总线操作时序时序 同步、异步、半同步同步、异步、半同步5总线要素总线要素线路介质线路介质种类：种类：有线（电缆、光缆）、无线（电磁波）有线（电缆、光缆）、无线（电磁波）特
4、性特性 原始数据传输率原始数据传输率 带宽带宽 对噪声的敏感性：对噪声的敏感性：内部或外部干扰内部或外部干扰 对失真的敏感性：对失真的敏感性：信号和传输介质之间的互相作用引起信号和传输介质之间的互相作用引起 对衰减的敏感性：对衰减的敏感性：信号通过传输介质时的功率损耗信号通过传输介质时的功率损耗总线协议总线协议总线信号：有效电平、传输方向/速率/格式等电气性能机械性能总线时序：规定通信双方的联络方式总线仲裁：规定解决总线冲突的方式 如接口尺寸、形状等其它：如差错控制等6总线协议组件总线协议组件7总线的组织形式总线的组织形式组织形式：组织形式：单总线、双总线、多级总线单总线、双总线、多级总线单总
5、线单总线一一 特征：存储器和特征：存储器和I/O分时使用分时使用同一总线同一总线二二 优点：结构简单，成本低廉，易于扩充优点：结构简单，成本低廉，易于扩充三三 缺点：带宽有限，传输率不高（可能造成物理长度缺点：带宽有限，传输率不高（可能造成物理长度过长）过长）8双总线双总线特征：存储总线特征：存储总线+I/O总线总线优点：提高了优点：提高了总线带宽和数据传输速率总线带宽和数据传输速率，克服单总，克服单总线共享的限制，以及存储线共享的限制，以及存储/IO访问速度不一致访问速度不一致而对总线的要求也不同的矛盾而对总线的要求也不同的矛盾缺点：缺点：CPU繁忙繁忙9多级总线多级总线特征：高速外设和低速
6、外设分开使用不同的总线特征：高速外设和低速外设分开使用不同的总线优点：高效，进一步提高系统的传输带宽和数据传输优点：高效，进一步提高系统的传输带宽和数据传输速率速率缺点：复杂缺点：复杂10微机的典型多级总线结构微机的典型多级总线结构存储总线高速IO总线低速IO总线11外部总线、(系统)外总线如并口、串口系统总线、(系统)内总线如ISA、PCI片(间)总线三总线形式片内总线单总线形式计算机系统的四层总线结构运算器寄存器控制器CPU存储芯片I/O芯片主板扩展接口板扩展接口板计算机系统其 他 计算机系 统其 他仪 器系 统12三总线(片间总线)MPURAMROMI/O接口外设ABDBCB哈佛体系结构
7、DSP程序数据I/O接口外设程序地址数据读地址数据写地址程序读总线数据读总线程序/数据写数据程序冯诺依曼体系结构1314微机系统中的内总线（插板级总线）15微机系统中的外总线（通信总线）16总线分类总线分类按所处位置(数据传送范围)片内总线芯片总线芯片总线（片间总线、元件级总线）（片间总线、元件级总线）系统内总线系统内总线（插板级总线）（插板级总线）系统外总线系统外总线（通信总线）（通信总线）非通用总线非通用总线（与具体芯（与具体芯片有关）片有关）通用标准总线通用标准总线地址总线控制总线按总线功能数据总线并行总线串行总线按数据格式按时序关系(握手方式)同步异步半同步同步异步17总线隔离与驱动总
8、线隔离与驱动不操作时把功能部件与总线隔离不操作时把功能部件与总线隔离同一时刻只能有一个部件发送数据到总线上同一时刻只能有一个部件发送数据到总线上提供驱动能力提供驱动能力数据发送方必须提供足够的电流以驱动多个部件数据发送方必须提供足够的电流以驱动多个部件提供锁存能力提供锁存能力具有信息缓存和信息分离能力具有信息缓存和信息分离能力18总线电路中常用器件总线电路中常用器件三态总线驱动器三态总线驱动器驱动、隔离驱动、隔离单向、双向单向、双向A0B08286OETA1A2A3A5A4A6A7B1B2B3B5B4B6B719锁存器锁存器信息缓存（有时也具有驱动能力）信息缓存（有时也具有驱动能力）信息分离（
9、地址与数据分离）信息分离（地址与数据分离）STBDI0DI1直通保持高阻DO0DO1DO0DO1DO2DO3DO4DO5DO6DO7STBVCC82821234567891020191817161514131211DI1DI2DI3DI4DI5DI6DI7OEGNDDI0OE20微机系统的三总线结构微机系统的三总线结构微机系统三总线微机系统三总线地5V读写控制读写控制读写控制CSH奇地址存储体8284时钟发生器RESETREADYCBD7 D0D15 D8DBCSL偶地址存储体CSI/O接口ABA0A1 A19BHE STB OE8282锁存器CPUMN/MX INTA RD CLK WRRE
10、ADY M/IORESETALEBHE A19-A16 AD15-AD0DEN DT/R TOE 8286 收发器AD15AD022总线仲裁总线仲裁总线仲裁总线仲裁(arbitration)也称为也称为总线判决总线判决，根据连接到总线上的，根据连接到总线上的各功能模块所承担任务的轻重缓急，预先或动态地赋予它各功能模块所承担任务的轻重缓急，预先或动态地赋予它们不同的使用总线的优先级，当有多个模块同时请求使用们不同的使用总线的优先级，当有多个模块同时请求使用总线时，总线仲裁电路选出当前优先级最高的那个，并赋总线时，总线仲裁电路选出当前优先级最高的那个，并赋予总线控制权予总线控制权其目的是合理地控制
11、和管理系统中其目的是合理地控制和管理系统中多个主设备的总线请求多个主设备的总线请求，以，以避免总线冲突避免总线冲突分布式分布式(对等式对等式)仲裁仲裁 控制逻辑分散在连接于总线上的各个部件或设备中控制逻辑分散在连接于总线上的各个部件或设备中 协议复杂且昂贵，效率高协议复杂且昂贵，效率高集中式集中式(主从式主从式)仲裁仲裁 采用专门的控制器或仲裁器采用专门的控制器或仲裁器 总线控制器或仲裁器可以是独立的模块或集成在总线控制器或仲裁器可以是独立的模块或集成在CPU中中 协议简单而有效，但总体系统性能较低协议简单而有效，但总体系统性能较低23特点：各主控模块共用请求信号线和忙信号线，其优先级别由其在
12、链式允许信号线上的位置决定；优点：具有较好的灵活性和可扩充性；缺点：主控模块数目较多时，总线请求响应的速度较慢；菊花链（串行）总线仲裁菊花链（串行）总线仲裁主控模块1主控 模块2主控模块N允许BG请求BR忙BB总线仲裁器24三线菊花链三线菊花链仲裁原理仲裁原理任一主控器任一主控器Ci发出总线请求发出总线请求时，时，使使BR1任一主控器任一主控器Ci占用总线占用总线，使，使BB1，禁止，禁止BG输出输出主控器主控器Ci没发请求没发请求(BRi=0)，却收到，却收到BG(BGINil)，则将，则将BG向后传递向后传递(BGOUTil)当当BR1，BB0时，仲裁器发出时，仲裁器发出BG信号。此时，信
13、号。此时，BG1，如果仲裁器本身也是一个主控器，如微处理器，如果仲裁器本身也是一个主控器，如微处理器，则在发出则在发出BG之前之前BB0时，它可以占用一个或几个时，它可以占用一个或几个总线周期总线周期若若Ci同时满足同时满足：本地请求：本地请求(BRi=1)；BB=0；检测到检测到BGINi端出现了上升沿。端出现了上升沿。接管总线接管总线。Ci接管总线后接管总线后，BG信号不再后传信号不再后传，即，即BGOUTi0 25各主控器有各主控器有独立的总线请求独立的总线请求BR、总线允许、总线允许BG，互不影响，互不影响总线仲裁器总线仲裁器直接识别直接识别所有设备的请求，并向选中的设备所有设备的请求
14、，并向选中的设备Ci发发BGi特点：各主控模块有独立的请求信号线和允许信号线，其优先级别由总线特点：各主控模块有独立的请求信号线和允许信号线，其优先级别由总线仲裁器内部模块判定；仲裁器内部模块判定；优点：总线请求响应的速度快；优点：总线请求响应的速度快；缺点：扩充性较差；缺点：扩充性较差；并行仲裁并行仲裁总线仲裁器C1C2Cn总线BR1BG1BR2BG2BRnBGnBBBCLK（总线时钟）26串并行二维仲裁串并行二维仲裁从下一设备从下一设备主模块1主模块2主模块3允许BG请求BR忙BB总线仲裁器主模块4到下一设备到下一设备综合了前两种仲裁方式的优点和缺点27分布式总线仲裁方式分布式总线仲裁方式
15、总线上各个设备都有总线仲裁模块总线上各个设备都有总线仲裁模块当任何一个设备申请总线，置当任何一个设备申请总线，置“总线忙总线忙”状态，以阻状态，以阻止其他设备同时请求止其他设备同时请求IN OUT主设备主设备1IN OUT主设备主设备2IN OUT主设备主设备3IN OUT主设备主设备4IN OUT主设备主设备5总线请求总线请求总线忙总线忙+5V仲裁线仲裁线总线总线28总线的性能指标总线的性能指标 总线时钟频率总线时钟频率：总线上的时钟信号频率：总线上的时钟信号频率总线宽度总线宽度：数据线、地址线宽度：数据线、地址线宽度总线速率总线速率：总线每秒所能传输数据的最大次数。：总线每秒所能传输数据的
16、最大次数。总线速率总线速率=总线时钟频率总线时钟频率/总线周期数总线周期数总线周期数：总线传送一次数据所需的时钟周期数总线周期数：总线传送一次数据所需的时钟周期数有些几个周期才能传输有些几个周期才能传输1 1个数据个数据总线带宽总线带宽：总线每秒传输的字节数：总线每秒传输的字节数同步方式同步方式总线负载能力总线负载能力29总线宽度总线宽度总线宽度：笼统地说，就是总线所设置的通信线路（线总线宽度：笼统地说，就是总线所设置的通信线路（线缆）的数目。具体地说，就是总线内设置用于传送缆）的数目。具体地说，就是总线内设置用于传送数据的信号线的数目为数据总线宽度，用于传输地数据的信号线的数目为数据总线宽度
17、，用于传输地址的信号线的数目为地址总线宽度，如址的信号线的数目为地址总线宽度，如8位、位、16位位、32位、位、64位等位等数据总线宽度在很大程度上决定了计算机总线的性能数据总线宽度在很大程度上决定了计算机总线的性能地址总线的宽度则决定了系统的寻址能力地址总线的宽度则决定了系统的寻址能力30总线带宽总线带宽总线带宽总线带宽(bus band width)表示单位时间内总线能传表示单位时间内总线能传送的最大数据量（送的最大数据量（bps/Bps）用用“总线速率总线速率总线位宽总线位宽/8=时钟频率时钟频率总线位宽总线位宽/(8总线周期数总线周期数)”表示表示31例例CPU的前端总线的前端总线(F
18、SB)频率为频率为400MHz或或800MHz，总，总线周期数为线周期数为1/4(即即1个时钟周期传送个时钟周期传送4次数据次数据)，位宽，位宽为为64bit则则FSB的带宽为的带宽为40064/(81/4)=1.28GB/s或或80064/(81/4)=2.56GB/sPCI总线的频率为总线的频率为33.3MHz，位宽为，位宽为32位或位或64位，总位，总线周期数为线周期数为1则则PCI总线的带宽为：总线的带宽为：33.332/8=133MB/s或或33.364/8=266MB/s32总线操作与时序总线操作与时序总线操作总线操作：计算机系统中，通过总线进行信息交换的过：计算机系统中，通过总线
19、进行信息交换的过程称为总线操作程称为总线操作总线周期总线周期：总线设备完成一次完整信息交换的时间：总线设备完成一次完整信息交换的时间 读读/写存储器周期写存储器周期 读读/写写IO口周期口周期 DMA周期周期 中断周期中断周期多主控制器多主控制器系统，总线操作周期一般分为系统，总线操作周期一般分为四个阶段四个阶段 总线请求及仲裁阶段、寻址阶段、传数阶段和结束阶段总线请求及仲裁阶段、寻址阶段、传数阶段和结束阶段单个主控制器单个主控制器系统，则只需要寻址和传数两个阶段系统，则只需要寻址和传数两个阶段33总线操作中典型的控制信号总线操作中典型的控制信号总线的控制信号总线的控制信号存储器写信号存储器写
20、信号存储器读信号存储器读信号I/O写信号写信号I/O读信号读信号总线请求信号总线请求信号总线授予信号总线授予信号中断请求信号中断请求信号中断应答信号中断应答信号时钟信号时钟信号复位信号复位信号34总线主控制器的作用总线主控制器的作用总线系统的资源分配与管理总线系统的资源分配与管理提供总线定时信号脉冲提供总线定时信号脉冲负责总线使用权的仲裁负责总线使用权的仲裁不同总线协议的转换和不同总线间数据传输的缓冲不同总线协议的转换和不同总线间数据传输的缓冲35总线时序总线时序总线时序总线时序是指总线事件的协调方式，以实现可靠的寻址是指总线事件的协调方式，以实现可靠的寻址和数据传送和数据传送总线时序类型总线
21、时序类型 同步同步：所有设备都采用一个统一的时钟信号来协调：所有设备都采用一个统一的时钟信号来协调收发双方的定时关系收发双方的定时关系 异步异步：依靠传送双方互相制约的握手：依靠传送双方互相制约的握手(handshake)信号来实现定时控制信号来实现定时控制 半同步半同步：具有同步总线的高速度和异步总线的适应：具有同步总线的高速度和异步总线的适应性性 周期分裂周期分裂：最大化利用总线：最大化利用总线36同步并行总线时序同步并行总线时序特点特点 系统使用系统使用同一时钟信号同一时钟信号控制各模块完成数据传输控制各模块完成数据传输 一般一般一次读写操作可在一个时钟周期内完成，时钟前、一次读写操作可
22、在一个时钟周期内完成，时钟前、后沿分别指明总线操作周期的开始和结束后沿分别指明总线操作周期的开始和结束 地址、数据及读地址、数据及读/写等控制信号可在时钟沿处改变写等控制信号可在时钟沿处改变优点：优点：电路设计简单，总线带宽大，数据传输速率快电路设计简单，总线带宽大，数据传输速率快缺点：缺点：时钟以最慢速设备为准，高速设备性能将受到时钟以最慢速设备为准，高速设备性能将受到影响影响同步时钟同步时钟地址信号地址信号数据信号数据信号控制信号控制信号延时37异步并行总线时序异步并行总线时序特点：系统中可以特点：系统中可以没有统一的时钟源没有统一的时钟源，模块之间依靠，模块之间依靠各种联络（握手）信号进
23、行通信，以确定下一步各种联络（握手）信号进行通信，以确定下一步的动作的动作优点：优点：全互锁方式可靠性高，适应性强全互锁方式可靠性高，适应性强缺点：缺点：控制复杂，交互的联络过程会影响系统工作速控制复杂，交互的联络过程会影响系统工作速度度地址信号数据信号主设备联络信号从设备联络信号 准备好接收（M发送地址信号）已收到数据已收到数据（M撤销地址信号）撤销地址信号）完成一次传送完成一次传送（S撤销数据信号）撤销数据信号）已送出数据已送出数据（S发送数据信号）发送数据信号）38半同步并行总线时序半同步并行总线时序特点：同时使用主模块的特点：同时使用主模块的时钟信号和从模块的和从模块的联络信号优点：优
24、点：兼有同步总线的速度和异步总线的可靠性与适应性兼有同步总线的速度和异步总线的可靠性与适应性 总线周期 T1 T2 T3TW T4 CLK M/IO 0读 I/O,1读存储器 A19/S6A16/S3 BHE/S7 ALE READY AD15AD0 RD DT/R DEN 地址输出 浮空 数据输入 采样 BHE，A19A16 S7S3 Ready信号可作为慢速设备的异步联络信号CLK信号作为快速设备的同步时钟信号39周期分裂总线时序周期分裂总线时序特点：数据传输过程中中间空闲时间进行其他信息传输特点：数据传输过程中中间空闲时间进行其他信息传输优点：提高了总线利用率和系统整体性能优点：提高了总
25、线利用率和系统整体性能404.2 总线标准总线标准总线标准包括：总线标准包括：逻辑规范：逻辑信号电平逻辑规范：逻辑信号电平时序规范时序规范电气规范电气规范机械规范机械规范通信协议通信协议41总线设计要素总线设计要素信号线类型信号线类型专用信号线专用信号线复用信号线复用信号线总线仲裁方法总线仲裁方法集中仲裁集中仲裁分布仲裁分布仲裁总线定时方法总线定时方法同步同步异步异步总线宽度总线宽度地址总线宽度地址总线宽度数据总线宽度数据总线宽度数据传输类型数据传输类型读读/写写/读读-修改修改-写写/写后读写后读/块传输（联系传输）块传输（联系传输）常用总线标准常用总线标准一一 片内总线标准片内总线标准AM
26、BAAMBA、CoreconnectCoreconnect、WishboneWishbone、AvalonAvalon二二 串行串行总线标准总线标准三三 并行总线标准并行总线标准RS232RS232、USBUSB、13941394、SPISPI、现场总线、现场总线8 8位的位的PC/XTPC/XT总线总线1616位的位的PC/ATPC/AT（ISAISA）总线）总线3232位的位的PC386PC386（EISAEISA）总线）总线3232位或位或6464位的位的PCIPCI局部总线局部总线VXIVXI、IEEE488IEEE488系统外总线系统外总线系系统统内内总总线线总线串行化趋势总线串行化
27、趋势43SoC的片内总线的片内总线片上总线特点片上总线特点 简单高效简单高效 结构简单：占用较少的逻辑单元结构简单：占用较少的逻辑单元 时序简单：提供较高的速度时序简单：提供较高的速度 接口简单：降低接口简单：降低IP核连接的复杂性核连接的复杂性(Intellectual Property)灵活，具有可复用性灵活，具有可复用性 地址地址/数据宽度数据宽度可变、可变、互联结构互联结构可变、可变、仲裁机制仲裁机制可变可变 功耗低功耗低 信号尽量不变、信号尽量不变、单向信号线单向信号线功耗低、时序简单功耗低、时序简单片内总线标准片内总线标准 ARM的的AMBA、IBM的的CoreConnect Si
28、licore的的Wishbone、Altera的的AvalonAMBA总线总线 AMBA总线规范是由总线规范是由ARM公司推出的一种用于高性能嵌入式公司推出的一种用于高性能嵌入式微处理器设计的片上总线标准，由于微处理器设计的片上总线标准，由于AMBA总线的开放性总线的开放性和其本身的高性能，以及由于和其本身的高性能，以及由于ARM处理器的广泛应用，处理器的广泛应用，AMBA已成为已成为SOC设计中使用最广泛的总线标准。设计中使用最广泛的总线标准。目前目前AMBA 总线规范的版本为总线规范的版本为3.0，它定义了三组不同的总线，它定义了三组不同的总线：AMBA高性能总线高性能总线AHB，AMBA
29、高性能系统总线高性能系统总线ASB和和AMBA 高性能外设总线高性能外设总线APB。AHB作为高性能的系统中枢总线驱动速度较快的设备，支持作为高性能的系统中枢总线驱动速度较快的设备，支持突发模式的数据传送和事务分隔，并支持流水线操作突发模式的数据传送和事务分隔，并支持流水线操作APB则是作为传送速度较低的外围设备总线，驱动速度较慢的则是作为传送速度较低的外围设备总线，驱动速度较慢的设备。设备。45ARM的的AMBA:Advanced Microcontroller Bus Architecture先进先进高性能总线高性能总线AHB（Advanced High-performance Bus）适
30、用于高性能和高吞吐设备之间的连接，如适用于高性能和高吞吐设备之间的连接，如CPU、片上存、片上存储器、储器、DMA设备、设备、DSP等等先进先进系统总线系统总线ASB（Advanced System Bus）适用于高性能系统模块。与适用于高性能系统模块。与AHB的主要不同是读写数据采的主要不同是读写数据采用了一条双向数据总线用了一条双向数据总线先进先进外设总线外设总线APB（Advanced Peripheral Bus）适用于低功耗外部设备，经优化减少了功耗和接口复杂度适用于低功耗外部设备，经优化减少了功耗和接口复杂度 适合较复杂的应用，需要遵守较简单的操作协议；拥有众适合较复杂的应用，需要
31、遵守较简单的操作协议；拥有众多的第三方支持多的第三方支持46AMBA总线总线47AMBA2.0总线结构图总线结构图高性能ARM核高性能片上RAM高性能DMAC核高带宽片外存储器接口桥键盘UARTTimerPIOAHB or ASBAPBARM处理器核宽带片上RAMDMA控制器宽带外部RAM接口桥UART PIO定时器键 盘 控制器AHB或ASB总线APB总线AHB的特性：单个时钟边沿操作；非三态的实现方式；支持突发传输；支持分段传输；支持多个主控制器（最多16个模块）；可配置32位128位总线宽度；支持字节、半字和字的传输。典型的典型的AMBA构架构架AHB总线的接口信号总线的接口信号 AHB
32、 系统由主模块系统由主模块(Master)、从模块、从模块(Slave)和基础结构和基础结构(Infrastructure)3部分组成，整个部分组成，整个AHB总线上的传总线上的传输都是由主模块发出，由从模块负责回应。基础结构输都是由主模块发出，由从模块负责回应。基础结构则由仲裁器则由仲裁器(arbiter)、主模块到从模块的多路器、从、主模块到从模块的多路器、从模块到主模块的多路器模块到主模块的多路器、译码器、虚拟从模块、虚拟、译码器、虚拟从模块、虚拟主模块等组成。主模块等组成。AHB总线的接口信号 时钟信号仲裁信号地址信号控制信号写数据读数据响应信号 除了时钟与仲裁信号之外，其余的信号皆通
33、过多路器传送。AHB总线的互连 AHB总线主模块接口总线主模块接口 AHB总线从模块接口总线从模块接口 AHB总线仲裁器接口总线仲裁器接口 AHB基本传输基本传输 在在AHB总线上，一次完整的传输可以分成两个阶段：地址总线上，一次完整的传输可以分成两个阶段：地址传送阶段与数据传送阶段。地址传送阶段传送的是地传送阶段与数据传送阶段。地址传送阶段传送的是地址与控制信号，这个阶段只持续一个时钟周期，在址与控制信号，这个阶段只持续一个时钟周期，在HCLK 的上升沿数据有效，所有的从模块都在这个上的上升沿数据有效，所有的从模块都在这个上升沿采样地址信息。升沿采样地址信息。数据传送阶段传送的是读或写的数据
34、和响应信号，这一阶数据传送阶段传送的是读或写的数据和响应信号，这一阶段可以持续一个或几个时钟周期。当数据传送无法在段可以持续一个或几个时钟周期。当数据传送无法在一个时钟周期完成时，可以通过一个时钟周期完成时，可以通过HREADY 信号来延信号来延长数据传送周期，长数据传送周期，HREADY信号为低电平时，表示传信号为低电平时，表示传输尚未结束，于是就在数据传送阶段中加入等待周期输尚未结束，于是就在数据传送阶段中加入等待周期，直到，直到HREADY信号为高电平为止。信号为高电平为止。AHB基本传输过程 AHB总线流水线操作 APB总线总线 APB从单元的接口信号 APB主要主要用于低带用于低带宽
35、的周边宽的周边外设之间外设之间的连接的连接 在APB里面唯一的主模块就是与AHB总线相接的APB 桥。APB传输传输 APB上的状态图上的状态图 APB写传输时序图写传输时序图 APB读传输时序图读传输时序图 APB桥桥 选择信号系统总线从模块接口APB桥是在AMBA APB上唯一的总线主模块。另外，APB桥也是在更高层次系统总线上的一个从模块。桥单元把系统总线传输转化为APB总线传输。APB桥的传输过程桥的传输过程 锁存地址并在整个传输过程中保持其有效，直到锁存地址并在整个传输过程中保持其有效，直到数据传送完成。数据传送完成。地址译码并且生成一个外部选择信号地址译码并且生成一个外部选择信号P
36、SELx，在，在一次传输期间只有一个选择信号有效一次传输期间只有一个选择信号有效.写传送时驱动数据到写传送时驱动数据到APB总线上。总线上。读传时驱动读传时驱动APB数据到系统总线上。数据到系统总线上。为传送触发使能信号为传送触发使能信号PENABLE，使其有效。，使其有效。APB桥的功能桥的功能64IBM CoreConnect处理器处理器局部总线局部总线PLB（Processor Local Bus）高带宽、低延迟、高性能高带宽、低延迟、高性能 连接高速连接高速CPU核、高速核、高速MEM控制器、高速控制器、高速DMAC等高性等高性能设备能设备片内的片内的外设总线外设总线OPB（On-ch
37、ip Peripheral Bus）连接低性能设备，减少其对连接低性能设备，减少其对PLB的性能影响的性能影响 通过通过OPB桥实现桥实现PLB主设备和主设备和OPB从设备的数据传输从设备的数据传输设备设备控制寄存器总线控制寄存器总线DCR（Device Control Register）用于配置用于配置PLB设备和设备和OPB设备的状态寄存器和控制寄存设备的状态寄存器和控制寄存器器 减轻减轻PLB总线在低性能状态下的负荷总线在低性能状态下的负荷方案完整，但一般用于高性能系统设计中（如工作方案完整，但一般用于高性能系统设计中（如工作站），不太适合简单的嵌入式系统应用站），不太适合简单的嵌入式系
38、统应用65CoreConnect总线结构框图总线结构框图Embedded System高性能CPU核高速存储器仲裁DMAC核外部总线结构接口OPB 桥KeyboardUARTTimerPIOPLBOPBDCR66Silicore的的Wishbone定义了一条高速总线的定义了一条高速总线的信号和总线周期信号和总线周期。在复杂系统中。在复杂系统中可采用两条可采用两条Wishbone总线分别连接高速和低速设备，总线分别连接高速和低速设备，两条总线之间的接口简单两条总线之间的接口简单提供了提供了4种互连方式种互连方式：两个：两个IP核的点到点连接；多个串核的点到点连接；多个串行行IP核的数据流连接；多
39、个核的数据流连接；多个IP核的共享总线连接、核的共享总线连接、高吞吐量的交叉开关高吞吐量的交叉开关完全免费，开发性强；结构简单、互连灵活；通常应用完全免费，开发性强；结构简单、互连灵活；通常应用于简单的嵌入式控制器和一些高速系统中，但对高于简单的嵌入式控制器和一些高速系统中，但对高性能系统的支持不够性能系统的支持不够67Altera的的Avalon主要用于主要用于Altera公司的公司的NIOS软核软核系统中实现系统中实现SOPC(System On a Programmable Chip)规定了规定了主设备和从设备主设备和从设备之间进行连接的端口和通信时序，之间进行连接的端口和通信时序，配置
40、简单，可由配置简单，可由EDA工具（工具（SOPC Builder）快速生）快速生成成采用采用从设备仲裁从设备仲裁技术，允许多个主设备真正同步操作，技术，允许多个主设备真正同步操作，优化了数据流，提高了系优化了数据流，提高了系统的吞吐量统的吞吐量68Avalon的交换式总线结构的交换式总线结构控制器控制器2（DMA控制器）控制器）UART程序程序存储器存储器PIO数据数据存储器存储器系统总线系统总线控制器控制器1（系统（系统CPU）瓶颈瓶颈传统总线的仲裁方式传统总线的仲裁方式AvalonAvalon总线总线控制器控制器2 2（DMADMA控制器）控制器）UARTUART程序程序存储器存储器PI
41、OPIO数据数据存储器存储器系统总线系统总线控制器控制器1 1（系统（系统CPUCPU）Avalon总线的仲裁方式总线的仲裁方式 ISA总线的特点总线的特点16位同步并行总线位同步并行总线，与原来的，与原来的8位位XT总线兼容；总线兼容；最大速度最大速度8MHz，最佳数据传输率，最佳数据传输率20MB/s，比，比XT总线几乎快了近一倍；总线几乎快了近一倍；支持支持10位位I/O地址、地址、24位位M地址、地址、15级硬件中级硬件中断、断、7级级DMA通道，可产生通道，可产生I/O等待状态，可进等待状态，可进行行 8位或位或16位数据存取。位数据存取。ISA总线的机械特性总线的机械特性 ISA总
42、线的信号定义总线的信号定义 ISA总线的信号周期总线的信号周期ISA总线（总线（AT总线）标准总线）标准 无元件区 18个镀金片0.76cm 高31个镀金片0.76cm高 连接区 0.5cm 33.5cm 17.0cm 11.2cm 10.9cm 7.9cm 2.3cm 2.5cm 8.9cm 12.2cm 0.76cm ISA总线的机械特性总线的机械特性元件面A焊接面B元件面C焊接面DXT总线ISA总线的机械特性总线的机械特性ISA总线的信号定义总线的信号定义1.数据线数据线SD0SD152.低位地址低位地址SA0SA19、高位地址线、高位地址线LA17LA23 3.控制信号线控制信号线u
43、M读/写(/MEMR)/(/MEMW)、IO读/写(/IOR)/(/IOW)u 地址使能AEN(高电平表示DMA周期)u 地址锁存允许BALE、数据总线高字节使能SBHE u 中断请求IRQ27、IRQ1014u DMA请求/响应DRQ/DACK13、DRQ/DACK57u IO通道准备好/IO CH RDYu 16位M片选/MEMCS16、16位IO片选/IOCS16ISA总线的信号周期总线的信号周期8位位M读读/写周期：写周期：4个个T，最多可插入，最多可插入6个个TW8位位IO读读/写周期：写周期：5个个T，最多可再插入，最多可再插入5个个TW16位位M读读/写周期：写周期：5个个T，最
44、多可再插入，最多可再插入5个个TW16位位IO读读/写周期：写周期：6个个T，最多可再插入，最多可再插入4个个TWDMA周期：周期：5个个TDMA，最多可再插入，最多可再插入5个个TDMA 中断响应周期：中断响应周期：2个中断响应周期个中断响应周期8个个T76PCI总线总线Peripheral Component Interconnect，外部设备互连，外部设备互连总线，在总线，在CPU与外设之间提供了一条独立的数据通与外设之间提供了一条独立的数据通道，使得每种设备都能直接与道，使得每种设备都能直接与CPU联系，支持即插联系，支持即插即用即用PCI总线信号总线信号必备的必备的PCI总线信号包括
45、地址信号、数据信号、接口总线信号包括地址信号、数据信号、接口控制信号、错误报告信号、仲裁信号和系统信号控制信号、错误报告信号、仲裁信号和系统信号可选的可选的PCI总线信号包括总线信号包括64位总线扩展信号、接口控位总线扩展信号、接口控制信号、中断信号、制信号、中断信号、Cache支持信号和边界扫描信支持信号和边界扫描信号号77PCI总线架构总线架构PCI总线是多层次总线总线是多层次总线78PCI总线插座示意图总线插座示意图根据电源电压和位数不同分为根据电源电压和位数不同分为4种种长插槽长插槽188针，短插槽针，短插槽124针针79PCI插槽实物照片插槽实物照片80PCI总线信号总线信号81必备
46、的必备的PCI总线信号总线信号地址和数据信号地址和数据信号AD31:0，双向三态，双向三态C/BE3:0，双向三态，低有效，双向三态，低有效PAR，奇偶校验信号，双向三态，奇偶校验信号，双向三态接口控制信号接口控制信号FRAME，帧周期信号，低电平有效，帧周期信号，低电平有效IRDY，主设备准备好信号，低电平有效，主设备准备好信号，低电平有效TRDY，从设备准备好信号，低电平有效，从设备准备好信号，低电平有效STOP，从设备要求主设备停止当前数据传输，低电平有效，从设备要求主设备停止当前数据传输，低电平有效IDSEL，初始化设备选择，输入，初始化设备选择，输入DEVSEL，设备选择信号，低电平
47、有效，设备选择信号，低电平有效82必备的必备的PCI总线信号（续）总线信号（续）四四 错误报告信号错误报告信号PERR，报告数据奇偶检验错，低电平有效，报告数据奇偶检验错，低电平有效SERR，系统出错信号，低电平有效，系统出错信号，低电平有效五五 仲裁信号仲裁信号REQ，总线占用请求信号，双向三态，低有效，总线占用请求信号，双向三态，低有效GNT，总线占用允许信号，双向单台，低有效，总线占用允许信号，双向单台，低有效六六 系统信号系统信号CLK：时钟，输入：时钟，输入RST，复位，输入，复位，输入83可选的可选的PCI总线信号总线信号64位总线扩展信号位总线扩展信号AD64:32，双向三态，双
48、向三态C/BE7:4，双向三态，低电平有效，双向三态，低电平有效REQ64，64传输请求，低电平有效传输请求，低电平有效ACK64，表示从设备将用，表示从设备将用64位传输，低电平有效位传输，低电平有效PAR64，奇偶双字节校验，双向三态，低电平有效，奇偶双字节校验，双向三态，低电平有效接口控制信号接口控制信号LOCK，锁定信号，低电平有效，锁定信号，低电平有效中断信号中断信号INTA/INTB/INTC/INTD，中断信号，低电平有效，漏极，中断信号，低电平有效，漏极开路开路84可选的可选的PCI总线信号（续）总线信号（续）四四 Cache支持信号支持信号SBO，试探返回信号，低电平有效，输
49、入或输出，试探返回信号，低电平有效，输入或输出SDONE，表示命中一个缓冲行，输入或输出。有效时，表明，表示命中一个缓冲行，输入或输出。有效时，表明探测完成，无效时，表明探测结果仍未确定探测完成，无效时，表明探测结果仍未确定五五 边界扫描信号边界扫描信号TDI，数据输入，数据输入TDO，数据输出，数据输出TCK，时钟，时钟TMS，模式选择，模式选择TRST，复位，复位85PCI总线命令表总线命令表C/BE3:0 命令类型说明0 0 0 0中断应答（中断识别）0 0 0 1特殊周期0 0 0 0I/O读（从I/O口地址中读数据）0 0 1 1I/O写（向I/O口地址空间写数据）0 1 0 0保留
50、0 1 0 1保留0 1 1 0存储器读（从内存空间映像中读数据）0 1 1 1存储器写（从内存空间映像中写数据）1 0 0 0保留1 0 0 1保留1 0 1 0配置读1 0 1 1配置写1 1 0 0存储器多行读1 1 0 1双地址周期1 1 1 0存储器读一行1 1 1 1存储器写并无效86PCI总线读时序总线读时序突发读时序，可连续多字节操作突发读时序，可连续多字节操作 CLK FRAME AD ADDRESS DATA-1 DATA-2 DATA-3 Byte Enable BUSCMD C/BE IRDY IRDY DEVEL 地址期 数据期 数据期 数据期 1 2 3 4 5 6
