1、项目三 抢答器的实现项目三 抢答器的实现项目描述项目描述 项目分析项目分析任务任务 1 RS 触发器触发器任务任务 2 集成触发器集成触发器任务任务 3 同步时序电路的分析同步时序电路的分析任务任务 4 典型同步时序电路的设计典型同步时序电路的设计软件仿真软件仿真 小规模时序电路的计算机仿真实验小规模时序电路的计算机仿真实验项目实施项目实施 小结小结 习题习题项目三 抢答器的实现项目描述项目描述设计实现一个可容纳四组参赛者的数字智力竞赛抢答器,其编号为 14,各队分别用一个按钮(S 1 S 4)控制,并设置一个系统清零和抢答控制开关 S 5,该开关由主持人控制。抢答器具有数据锁存功能,并将锁存
2、数据用发光二极管指示灯(或 LED)显示出来,同时蜂鸣器发出间歇式声响,主持人清零后,声音提示停止。抢答先后的分辨率为 1ms。项目三 抢答器的实现项目分析项目分析抢答器必须具有对第一抢答信号的鉴别和锁存功能,实现鉴别和锁存功能可由数字电路的另一类部件触发器完成,它在分类上属于时序电路。输入抢答信号由抢答按钮的S 1 S 4 产生,按钮 S 5 作为清零及抢答控制开关(由主持人控制),当开关 S 5 被按下时,抢答电路清零,松开后则允许抢答。有抢答信号输入时,该信号用触发器(一般为 D 触发器)进行锁存,同时产生控制信号,用于封锁其他抢答信号。经由译码器,用发光二极管(或LED)显示出相应组别
3、的号码。作为扩展,可增加信号产生电路,用作抢答器的时基和声音提示信号。抢答器的电路原理框图如图 31 所示。项目三 抢答器的实现图 31 抢答器的电路原理框图项目三 抢答器的实现在数字系统中常常需要存储各种数字信息,如图 32 所示的计算机中的内存条、U 盘以及 MP3 等都可以存储大量的数字信息。它们为什么具有记忆功能?带着这个问题,我们进入时序逻辑电路的学习。时序逻辑电路是指具有记忆功能的逻辑电路,触发器是构成时序电路的基本单元。触发器(Flip-Flop,FF)具有两个特点:第一,它有两个稳定的状态,可分别用来存储二进制数码 1 和 0;第二,在外加信号的作用下,可以从一个状态转变为另一
4、个状态(这个过程称为触发器的翻转)。项目三 抢答器的实现图 32 常用的存储器件项目三 抢答器的实现一般来讲,触发器可以分为以下几类:(1)按电路结构,触发器可以分为具有时钟输入端的时钟触发器和没有时钟输入端的基本触发器。(2)按逻辑功能,触发器可分为 RS 触发器、JK 触发器、D 触发器、T 触发器和 T 触发器。(3)按触发方式,触发器可分为同步触发器(高电平触发)、维持阻塞触发器(上升沿触发)、边沿触发器(下降沿触发)和主从触发器(触发方式较复杂)四类。项目三 抢答器的实现任务任务 1 RS 触发器触发器图 33 是开关防抖动电路。机械开关 S 在闭合的瞬间会产生多次抖动现象,即开关
5、S在闭合瞬间 U A、U B 两点的电位可能会发生抖动,这种抖动在电路中是不允许的。如何才能消除抖动呢?实践中借助于 RS 触发器就可以构成一个防抖动开关。RS 触发器可分为基本 RS 触发器和时钟 RS 触发器。项目三 抢答器的实现图 33 开关电路及抖动现象项目三 抢答器的实现3.1.1 基本基本 RS 触发器触发器1.逻辑功能逻辑功能基本 RS 触发器可以由不同的逻辑门构成。图 34(a)是用两个与非门交叉反馈构成的基本 RS 触发器。该触发器有两个互补的输出端 Q 和为触发器的两个输入端,也称激励端。其中 端称为清零(Reset)端,也称复位端;端称为置 1(Set)端,也称置位端。我
6、们常用 Q 端的逻辑电平表示触发器所处的状态:若 Q 端为逻辑电平 1,端为逻辑电平 0,则称触发器处于“1”状态;反之,Q 端为逻辑电平 0,则称触发器处于“0”状态。项目三 抢答器的实现图 34(b)是基本 RS 触发器的逻辑符号,输入端的小圆圈表示仅当低电平作用于输入端时,触发器状态才会发生翻转,因此称该触发器由低电平触发,或称该触发器输入低电平有效。项目三 抢答器的实现图 34 由与非门构成的基本 RS 触发器项目三 抢答器的实现该触发器的 两个输入端共有四种输入组合:(1)若则门 G 2 输出为 1,门 G 1 输出为 0,触发器输出端 Q=0,触发器置 0。(2)若则门 G 2 输
7、出为 0,门 G 1 输出为 1,触发器输出端 Q=1,触发器置 1。(3)若此时门 G 2、G 1 的输出必须由此输入信号之前电路的状态来决定。若输入 11 之前电路状态为 1,即 Q=1,则输入 11 后门 G 2 输出为 0,门 G 1 输出为 1,触发器输出端 Q=1;若输入 11 之前电路状态为 0,即 Q=0,则输入 11 后门 G 2 输出为 1,门 G 1输出为 0,触发器输出端 Q=0。因此,触发器保持输入信号之前的状态。项目三 抢答器的实现为叙述方便,在此引入时序电路中常用的两个术语:现态 Qn:输入信号作用前触发器的状态,也称为原来的状态(简称原态)。次态 Qn+1:输入
8、信号作用后触发器的状态,也称为新状态。(4)若 ,由于门 G 2、G 1 的传输延迟时间不可能完全相同,触发器的输出端Q 可能为 1,也可能为 0,所以触发器的输出不确定。项目三 抢答器的实现2.功能描述功能描述触发器的逻辑功能描述表示方法比门电路复杂一些,通常采用状态真值表(简称真值表)、特征方程和状态图等方法对触发器的逻辑功能进行描述。下面以基本 RS 触发器为例,来说明各种描述方法的应用。1)真值表真值表以表格的形式反映了触发器从原态 Qn 向次态Qn+1 转移的规律。基本RS 触发器的真值如表 31 所示。该表详细列出了次态 Qn+1 与原态Qn 及当前输入之间的关系。由于=00 这种
9、输入是禁止出现的,所以可在真值表中相应的格内填入 (无关项)。项目三 抢答器的实现项目三 抢答器的实现2)特征方程特征方程以方程的形式描述触发器的次态与现态,以及输入间的逻辑函数关系。将基本 RS 触发器的真值填入卡诺图,得到 Qn+1 函数的卡诺图,如图 35 所示。通过卡诺图化简得到:项目三 抢答器的实现上式称为基本 RS 触发器的特征方程或次态方程,其中为 RS 触发器的约束条件。图 35 RS 触发器 Qn+1 的卡诺图项目三 抢答器的实现表 3-2 给出了几种典型的集成 RS 触发器,供使用者选用。项目三 抢答器的实现4LS279 是一种典型的四 RS 触发器,其电路引脚图和封装图如
10、图 36 所示。图 36 四 RS 触发器 74LS279项目三 抢答器的实现图 36 四 RS 触发器 74LS279项目三 抢答器的实现【例【例 31】已知基本 RS 触发器 端的输入波形,试画出 Q 端的输出波形。解解设触发器初态为“0”,根据 RS 触发器的真值表,则触发器置 0(相当于存储数据 0);若 则触发器置 1(相当于存储数据 1)。所以 Q 对应的 输出波形如图 37 所示。项目三 抢答器的实现图 37 例 31 基本 RS 触发器波形图项目三 抢答器的实现基本 RS 触发器可用于防抖动开关,电路如图 38(a)所示。为消除抖动,将 U A、U B两点接入 RS 触发器的输
11、入端,将 RS 触发器的输出 Q 和作为开关状态输出。由基本 RS触发器特性可知:当开关 S 拨到右边时，Q 置 1,此时即使开关抖动,Q 也仍保持 1,从而防止开关输出抖动;当开关 S 拨到左边时,此时即使开关抖动,Q 也仍保持 0,保持 1。其开关反跳现象及改善后的波形图如图 38(b)所示。项目三 抢答器的实现图 38 防抖动开关项目三 抢答器的实现3.1.2 时钟时钟 RS 触发器触发器时钟 RS 触发器又称同步 RS 触发器。基本 RS 触发器的 端输入信号发生变化时,触发器的状态就立即改变。在实际应用中,常要求多个触发器在一个控制信号作用下按节拍同步工作,该控制信号称为时钟脉冲信号
12、,简称时钟信号,用 CP 表示。触发器的翻转受时钟脉冲控制,而翻转状态由输入信号和 Qn 决定,这就是时钟触发器。项目三 抢答器的实现1.电路结构及工作原理电路结构及工作原理时钟 RS 触发器的逻辑电路如图 39(a)所示,CP 为时钟脉冲输入端。图 39(b)是时钟 RS 触发器的逻辑符号。用 74HC00 实现的时钟 RS 触发器如图 39(c)所示。图 39 时钟 RS 触发器项目三 抢答器的实现触发器的输出由输入 R、S 确定。(1)若 R=0,S=1,G 4 G 3 输出为 10,基本 RS 触发器置 1。(2)若 R=1,S=0,G 4 G 3输出为 01,基本 RS 触发器置 0
13、。(3)若 R=0,S=0,G 3、G 4 输出均为 1,基本 RS 触发器保持原态。(4)若 R=1,S=1,G 3、G 4 的输出均为 0。前面已经指出,对于用与非门构成的基本RS 触发器来说,不允许两个输入端同时为 0。因此,对时钟 RS 触发器来说,R 端和 S 端不允许同时为 1。项目三 抢答器的实现2.功能描述功能描述由以上分析可以得出:(1)当 CP=0 时,触发器保持原状态不变。(2)当 CP=1 时,触发器的 状态随输入 信号的不同 而改变,变化的规律可 用图310(a)所示的状态图、图 310(b)所示的状态卡诺图、表 33 所示的真值表,以及特征方程及约束条件来描述。其特
14、征方程及约束条件:项目三 抢答器的实现图310 时钟 RS 触发器状态图及状态表项目三 抢答器的实现项目三 抢答器的实现【例【例 32】已知时钟 RS 触发器 CP、R、S 端的输入波形,试画出Q 端的输出波形。解解 设触发器初态为“0”,根据时钟 RS 触发器的真值表,CP=1 时:若 R=0,S=1,则触发器置 1;若 R=1,S=0,则触发器置 0。在图 311 中,第一个脉冲作用时(CP=1),触发器输入端 S=R=0,可知触发器此时处于保持状态,故 Q 不变化;第二个脉冲作用时,触发器输入端 S=1,R=0,处于置 1 状态,故 Q=1;第四个脉冲作用时,触发器输入 S=0,R=1,
15、处于置 0 状态,故 Q=0;依此类推。项目三 抢答器的实现图 311例 32 时钟 RS 触发器波形图项目三 抢答器的实现任务任务 2 集集 成成 触触 发发 器器时钟 RS 触发器的次态由 CP=1 期间的输入信号确定,这种触发器称为电平触发的触发器。而边沿触发器采用时钟 CP 脉冲边沿触发,即在时钟 CP 脉冲上升沿或者下降沿触发,触发器的次态仅取决于触发脉冲边沿前一瞬间的输入信号,所以其抗干扰能力较强。边沿触发器就其逻辑功能而言,可分为 D 触发器、JK 触发器和 T 触发器等。项目三 抢答器的实现3.2.1 JK 触发器触发器目前,JK 触发器可分为主从型 JK 触发器和边沿型 JK
16、 触发器。主从型 JK 触发器由两个分别称为主触发器和从触发器的同步 RS 触发器组成。CP=1 期间,主触发器输入端接收输入控制信号,CP=0 期间则将主触发器状态移入从触发器,所以主从型 JK 触发器在 CP 下降沿到来时状态才发生变化,其逻辑符号如图 312(a)所示,图中输出端加“”表示 CP 脉冲由高电平变为低电平时,从触发器接收主触发器的输出状态。边沿型 JK 触发器的逻辑符号如图 312(b)所示,图中符号“”表示是动态输入,表明该触发器响应时刻在该输入端的边沿;CP 端处的小圆圈表示该 JK 触发器是在 CP 脉冲的下降沿触发。项目三 抢答器的实现图 312 JK 触发器逻辑符
17、号项目三 抢答器的实现边沿型 JK 触发器仅仅在 CP 脉冲的下降沿到来时状态才改变一次,其状态的变化取决于 CP 脉冲的下降沿到来之前瞬间 JK 的值,即在 CP 脉冲的下降沿到来时,若 JK=10,则触发器置 1;若 JK=01,则触发器置 0;若 JK=00,则触发器状态保持不变;若 JK=11,则触发器状态翻转。其特征方程为项目三 抢答器的实现JK 触发器的真值表如表 34 所示,表中符号“”表示触发器在 CP 的下降沿触发。项目三 抢答器的实现常用的集成 JK 触发器如表 35 所示。它们的脉冲工作特性可查阅有关手册,其中7472 只含一个 JK 触发器,它的 J 端和 K 端均有三
18、个输入,这三个 J 端使 J=J 1 J 2 J 3,三个 K 端使 K=K 1 K 2 K 3。项目三 抢答器的实现项目三 抢答器的实现【例【例 33】负边沿触发的 JK 触发器的 CP 脉冲和输入信号 J、K 的波形如图 313 所示,画出触发器输出端 Q 的波形(设 Q 的初始状态为“0”)。解解 由于负边沿 JK 触发器是下降沿触发,因此作图时应首先找出各 CP 脉冲的下降沿,再根据当时的输入信号 J、K 得出输出 Q,然后作出波形。项目三 抢答器的实现第 1 个 CP 脉冲的下降沿到来时,JK=10,则触发器置 1,Q 为 1;第 2 个 CP 脉冲的下降沿到来时,JK=00,则触发
19、器状态保持不变,Q 仍为 1;第 3 个 CP 脉冲的下降沿到来时,JK=01,则触发器置 0,Q 为 0;第 4 个 CP 脉冲的下降沿到来时,JK=00,则触发器状态保持不变,Q 仍为 0;第 5 个 CP 脉冲的下降沿到来时,JK=11,则触发器状态翻转,Q 转变为 1。项目三 抢答器的实现因此作出的触发器输出端 Q 的波形如图 313 所示。图 313例 33 波形项目三 抢答器的实现3.2.2 D 触发器触发器目前,D 触发器可分为时钟 D 触发器和维持阻塞型 D 触发器。时钟 D 触发器又称为钟控 D 触发器,也常常称为 D 锁存器,其逻辑图和逻辑符号如图 314(a)、(b)所示
20、。由图可知,时钟 D 触发器是将时钟 RS 触发器略加改变以后得来的,即 S=D,R=D。因此,由时钟 RS 触发器特征方程可直接得出时钟 D 触发器的特征方程:项目三 抢答器的实现图 314 时钟 D 触发器项目三 抢答器的实现时钟 D 触发器的真值表如表 36 所示。项目三 抢答器的实现常用的时钟 D 触发器的型号及其功能如表 37 所示。项目三 抢答器的实现74LS75 是一种典型的四时钟 D 触发器,其逻辑符号、电路引脚和封装如图 315 所示。维持阻塞型 D 触发器是上升沿触发的 D 触发器,其逻辑符号如图 316 所示。图中,D 为信号输入端或称为激励端,符号“”表示是动态输入,在
21、 CP 端处没有小圆圈表示该D 触发器是在 CP 脉冲的上升沿触发。项目三 抢答器的实现图 315 四时钟 D 触发器 74LS75项目三 抢答器的实现图 316 维持阻塞型 D 触发器逻辑符号项目三 抢答器的实现该集成 D 触发器仅仅在 CP 脉冲的上升沿到来时状态才改变,其状态的变化取决于CP 脉冲的上升沿到来之前瞬间 D 的值,即不论触发器原来状态如何,若 D=1,则 CP 脉冲的上升沿就把 1 送入触发器,即 Q=1。在触发器置 1 后,即使 D 变化,触发器的状态也不会改变。若 D=0,则 CP 脉冲的上升沿把 0 送入触发器,即 Q=0。其特征方程为项目三 抢答器的实现这种 D 触
22、发器的逻辑功能如表 38 所示。项目三 抢答器的实现常用的集成 D 触发器如表 39 所示。项目三 抢答器的实现【例【例 34】维持阻塞型 D 触发器的 CP 脉冲和输入信号 D 的波形如图 317(a)所示,画出 Q 端的波形。解解 触发器输出端 Q 的波形变化取决于 CP 脉冲及输入信号 D,由于维持阻塞型 D 触发器是上升沿触发,故作图时应首先找出各 CP 脉冲的上升沿,再根据当时的输入信号 D得出输出 Q,作出的波形如图 317(b)所示。项目三 抢答器的实现图 317 例 34 波形图项目三 抢答器的实现【例【例 35】画出图 318(a)所示 D 触发器的 Q 端的输出波形。解解
23、把 D 触发器的输出Q 反馈回输入端与 D 连接,则 Qn+1=D=Q n。根据逻辑符号可知该触发器是下降沿转换的 D 触发器,所以每来一个时钟 CP 的下降沿,Q 变化一次,波形如图 318(b)所示。Q 端输出波形的周期是 CP 脉冲周期的 2 倍,而 Q 端输出频率为 CP 端频率的一半,故该电路亦称为二分频电路。项目三 抢答器的实现图 318D 触发器连成二分频电路项目三 抢答器的实现3.2.3 T 触发器触发器将 JK 触发器的 J、K 两端连在一起作为输入端,便组成了 T 触发器。根据 JK 触发器的功能即可得到 T 触发器的功能。T 触发器的真值表如表 310 所示。其特征方程为
24、当 T 触发器的 T 端恒为 1 时,即为 T 触发器。其特征方程为项目三 抢答器的实现项目三 抢答器的实现3.2.4 触发器的直接置位和直接复位触发器的直接置位和直接复位集成触发器的输入端除了数据输入端和时钟端外,有的还带有直接置位端和直接复位端。例如,图 319 所示为典型的带有直接置位端和直接复位端的 JK 触发器。例如,7474 触发器是一种典型的带有直接置位、直接复位端的双 D 触发器,其电路原理、引脚图及逻辑符号如图 320 所示。它采用双列直插式 14 脚封装。项目三 抢答器的实现图 319 带有直接置位端和直接复位端的 JK 触发器的逻辑符号项目三 抢答器的实现图 320 74
25、74 双 D 触发器项目三 抢答器的实现图 320 7474 双 D 触发器项目三 抢答器的实现任务任务 3 同步时序电路的分析同步时序电路的分析所谓时序逻辑电路,是指在任何时刻电路产生的稳定输出信号,不仅与该时刻电路的输入信号有关,而且与该时刻的电路状态有关。换句话说,当前的输出不仅与当前的输入信号有关,而且与以前的输入有关。项目三 抢答器的实现3.3.1 时序逻辑电路的一般结构时序逻辑电路的一般结构时序逻辑电路一般由组合逻辑电路和存储电路两部分组成,其结构模型如图 321 所示。图中,组合逻辑电路部分的输入包括外部输入和内部输入,外部输入 X(x1 x i)是整个时序逻辑电路的输入信号,内
26、部输入 Q(q 1 q r)是存储电路部分的输出,它反映了时序逻辑电路过去时刻的状态;组合逻辑电路部分的输出也包括外部输出和内部输出,外部输出Z(z 1 z m)是整个时序逻辑电路的输出信号,内部输出 Y(y 1 y n)是存储电路部分的输入。项目三 抢答器的实现图中的存储电路将某一时刻之前电路的状态保存下来。存储电路可以用触发器或延迟元件组成。在时序逻辑电路中,存储电路的输出称为时序逻辑电路的状态,即 Q(q 1 q r)表示的 0、1 序列。Y(y 1 y n)是存储电路的输入信号,也称为存储电路的驱动信号(或激励信号)。项目三 抢答器的实现图 321 时序逻辑电路的结构模型项目三 抢答器
27、的实现与组合逻辑电路相比,时序逻辑电路在结构上有两个主要特点:其一是包含由触发器构成的存储电路;其二是内部存在反馈通路。时序逻辑电路按电路结构,可分为同步时序电路和异步时序电路。所谓同步时序电路,是指组成时序电路的各级触发器共用同一个外部时钟,而异步时序电路是指组成时序电路的各级触发器没有统一的外部时钟。项目三 抢答器的实现3.3.2 同步时序逻辑电路的分析方法同步时序逻辑电路的分析方法其分析过程一般按下列步骤进行:(1)分析电路,确定电路的输入和输出。(2)列出每个触发器的驱动方程,即 D 触发器 D 的逻辑表达式,JK 触发器 J、K 的逻辑表达式,T 触发器 T 的逻辑表达式。它反映了各
28、个触发器输入信号的组合。(3)将各个触发器的驱动方程代入其特征方程,列出每个触发器次态 Qn+1 的逻辑表达式,即时序逻辑电路的次态方程。项目三 抢答器的实现(4)列出电路输出 z 1 z m 的逻辑表达式。(5)列出电路的状态转移表,画出状态转移图。(6)根据状态表及状态图所反映的电路状态转换关系,用语言或时序图总结出电路的逻辑功能。项目三 抢答器的实现3.3.3 同步时序逻辑电路分析举例同步时序逻辑电路分析举例【例【例 36】分析图 322 所示的同步时序逻辑电路。图 322 例 36 逻辑电路项目三 抢答器的实现解解(1)图 322 中两个 D 触发器采用同一个时钟脉冲源,所以是同步时序
29、逻辑电路。该电路没有外输入变量,不存在独立设置的输出,而以电路的状态 Q 直接作为输出信号。(2)写出激励方程:(3)写出次态方程:项目三 抢答器的实现(4)列出状态表,画出状态图。由次态方程得出该电路的状态表如表 311 所示。项目三 抢答器的实现由状态表作出该电路的状态图,如图 323 所示。由状态图可见:00、01、10 这三个状态构成了循环状态。电路正常工作时,状态总是按这个序列循环变化,这三个状态称为有效状态,其他状态称为无效状态或多余状态。图 323 中无效状态 11 经过一个时钟脉冲后能自动进入状态循环。我们把无效状态经过一个或多个时钟脉冲后能自动进入状态循环的电路称为具有自启动
30、能力的电路。(5)分析逻辑功能。从以上分析可知,该电路每经过 3 个时钟脉冲,状态循环一次,因此这是一个具有自启动能力的模 3 计数器(三进制计数器或 3 分频器)。项目三 抢答器的实现图 323 例 36 状态图项目三 抢答器的实现【例【例 37】时序逻辑电路如图 324 所示,试分析它的逻辑功能。图 324 例 37 电路图项目三 抢答器的实现解解(1)确定电路时钟脉冲触发方式。该电路由 3 个 JK 触发器构成。时钟 CP 脉冲分别与每个触发器的时钟脉冲端相连,CP0=CP 1=CP 2=CP,输出信号仅与状态 Q 有关,因此该电路是一个同步时序逻辑电路。(2)写驱动方程:项目三 抢答器
31、的实现(3)列状态方程。将上述驱动方程代入 JK 触发器的特征方程中,得到电路的状态方程为项目三 抢答器的实现(4)列状态表。列状态表是分析过程的关键,其方法是先依次设定电路原态,再将其代入状态方程,得出相应次态,列出状态表,如表 312 所示。在列表时可首先假定电路的原态为 000,代入状态方程,得出电路的次态为 001,再以001 作为原态求出下一个次态 010。如此反复进行,即可列出所分析电路的状态表。(5)画状态图,如图 325 所示。项目三 抢答器的实现项目三 抢答器的实现图 325 例 37 状态图项目三 抢答器的实现(6)画时序图。设电路的初始状态为 000,画出时序图,如图 3
32、26 所示。图 326 例 37 时序图项目三 抢答器的实现(7)分析逻辑功能。由状态表、状态图、时序图均可看出,此电路有 8 个有效工作状态,在时钟脉冲 CP 的作用下,由初始 000 状态依次递增到 111 状态,其递增规律为每输入一个 CP 脉冲,电路输出状态按二进制运算规律加 1。所以该电路是一个 3 位二进制同步加法计数器。如果把计数器的输出作为存储器的地址,那么就可以按顺序访问存储器中的数据。其关系图如图 327 所示。项目三 抢答器的实现图 327 顺序访问存储器图项目三 抢答器的实现 任务任务 4 典型同步时序电路的设计典型同步时序电路的设计 时序电路的设计过程与分析过程基本相
33、反,一般来说设计总是比分析复杂一些,它的基本指导思想是要求设计者根据具体的逻辑问题要求,用尽可能少的触发器及门电路来实现待设计的电路。实际数字工程中广泛使用的是同步时序电路,所以本节将介绍由小规模集成电路构成的同步时序电路的一种经典的设计方法。项目三 抢答器的实现3.4.1 设计步骤设计步骤(1)根据设计要求,画状态图。这是整个时序电路设计中关键的一步。对于初学者来说,往往要对被设计电路的逻辑要求先进行分析,再建立状态图,然后列状态表。在较为熟练以后,也可直接列出状态表而不画状态图。(2)选择触发器类型。根据电路的状态数确定所需的触发器的个数,然后导出状态方程,再列出电路的输出方程及触发器的驱
34、动方程。(3)根据输出方程及驱动方程,画出基于触发器的逻辑电路图。项目三 抢答器的实现3.4.2 设计举例设计举例【例【例 38】用下降沿触发的 JK 触发器设计一个同步计数器,状态转移图如图 328所示。写出状态方程、驱动方程,并画出逻辑电路图。图 328同步计数器状态转移图项目三 抢答器的实现解解(1)根据状态转移图列出状态编码表,如表 313 所示。项目三 抢答器的实现(2)由状态方程确定驱动方程和输出方程。由表 313 的状态表可以画出图 329 所示的次态卡诺图及输出卡诺图。根据次态卡诺图写出次态方程为项目三 抢答器的实现将每个状态方程与特征方程 比较,可以得出每个触发器的驱动方程为
35、根据输出卡诺图写出输出(进位信号)方程为由于两级触发器的 4 个状态全部为有效循环状态,不存在多余状态的问题,所以电路具备自启动能力。项目三 抢答器的实现图 329 例 3 8 卡诺图项目三 抢答器的实现(3)画逻辑图。根据求得的驱动方程、输出方程,画出逻辑电路,如图 330 所示。图 330 例 38 同步计数器的逻辑电路项目三 抢答器的实现软件仿真软件仿真小规模时序电路的计算机仿真实验小规模时序电路的计算机仿真实验1.RS 触发器如图 331 所示。图 331RS 触发器项目三 抢答器的实现测试电路,并将结果列表。根据测试结果回答:(1)该 RS 触发器的状态方程是什么?(2)当 R=S=
36、1 时,RS 触发器的输出状态是什么?(3)RS 触发器的约束条件是什么?项目三 抢答器的实现2.74112 双 JK 触发器如图 332 所示。(1)测试电路两个控制端及 J、K 两个输入端,将测试结果列表,并求该触发器的状态方程。图 332 JK 触发器项目三 抢答器的实现(2)设电路 J=K=1,然后给 CP 端输入频率 f=1kHz 的方波信号,用逻辑分析仪检测该触发器 Q 端的波形,观察输出状态何时被触发翻转,确定 Q 端的输出波形的频率 f。项目三 抢答器的实现3.创建如图 333 所示的 D 触发器应用电路。图 333 D 触发器应用电路项目三 抢答器的实现(1)写出各触发器的状
37、态方程和驱动方程,指出电路的功能。(2)通过单刀双掷的开关 S、R 分别加置位、复位信号,时钟脉冲源频率设置为100Hz,各触发器的输出端接数码管显示输出数码。接通电源,不论是先置位还是先复位,可以看到输出状态是什么?(3)各触发器的输出端接探测器显示输出数码,根据探测器亮灭可以看到输出状态是什么?如果把 3 个探测器换成 3 个彩灯,会有什么输出效果?(4)利用逻辑分析仪观测输入、输出波形图项目三 抢答器的实现4.有一个仿真电路,如图 334 所示。利用逻辑分析仪观测计数选通、锁存和清零信号波形,分析计数选通、锁存和清零信号的时序关系。项目三 抢答器的实现图 334 计数选通、锁存和清零信号
38、时序电路项目三 抢答器的实现项目实施项目实施(1)将 4 名参赛选手分别编号为 1、2、3、4,各用一个抢答按钮,按钮编号与选手编号对应,分别为 S1、S 2、S 3、S 4。每个选手抢答台上设置一个显示灯,抢到时灯亮,否则灯灭。(2)给节目主持人设置一个控制开关,用来控制系统的清零和抢答的开始。(3)用触发器和控制电路完成数据的锁存。为此,搭建用 D 触发器(74175)构成的简易的四人抢答器电路,如图 335 所示。项目三 抢答器的实现图 335四人抢答器项目三 抢答器的实现小小 结结1.触发器的基本性质触发器的基本性质触发器是数字逻辑电路的基本单元电路,它有两个稳态输出。在触发输入的作用
39、下,可以从一个稳态翻转到另一个稳态,因此它们都具有记忆能力。触发器可用于存储二进制数据。项目三 抢答器的实现2.触发器逻辑功能的描述方法触发器逻辑功能的描述方法触发器的逻辑功能可用真值表(功能表)、特征方程(次态方程)、状态图(状态转换图)和时序图(波形图)来描述。真值表简单直观,但繁琐,特征方程概括性强,便于运算,但较抽象,波形图与测试波形一致,便于观察。项目三 抢答器的实现3.触发器分类触发器分类触发器的种类很多,根据是否有时钟脉冲输入端及逻辑功能、电路结构、触发方式等的不同可将触发器分为基本 RS 触发器、时钟 RS 触发器、D 触发器、JK 触发器、T 触发器及 T 触发器等。其逻辑功
40、能分类见表 314。项目三 抢答器的实现按触发器的结构和触发方式分类:项目三 抢答器的实现4.时序电路的基本特性时序电路的基本特性时序电路必须包含记忆元件(如触发器),它将过去的输入存储在记忆元件中,因此它在任一时刻的输出就不仅与该时刻的输入有关,而且还与过去的输入有关。这就使它具备了与组合电路根本不同的特性,即记忆特性和时序特性。5.时序电路逻辑功能的描述方法时序电路逻辑功能的描述方法(1)代数法:由激励函数、特征方程和输出函数三者描述。(2)列表法:状态表。(3)画图法:状态图、波形图。项目三 抢答器的实现6.时序电路的分析方法时序电路的分析方法时序电路分析的关键是求出状态方程。将激励函数
41、代入特征方程,即可得到状态方程。由状态方程和输出函数可作出状态表、状态图、波形图,并从中断定其逻辑功能。*7.同步时序电路设计方法同步时序电路设计方法同步时序电路的设计步骤可分两个阶段:(1)由给定的任务求出其最简状态表,其主要内容是原始状态图、状态化简和状态编码。(2)由状态表设计出逻辑图,其主要内容是用卡诺图求激励函数。项目三 抢答器的实现习习 题题31 如题 31(a)图所示 D 触发器电路,设初始态 Q=0,输入时钟波形 CP 和 D 波形如题 31(b)图所示,试画出 Q 的波形。项目三 抢答器的实现题 31 项目三 抢答器的实现32 如题 32 图所示,根据 CP 脉冲及 J、K
42、的波形画出输出端 Q 的波形(设 Q 的初始状态为“0”)。题 32 图项目三 抢答器的实现33 已知下降沿触发的 JK 触发器的 CP 脉冲和 J、K 的波形如题 33 图所示。试画出其输出端 Q 的波形(设 Q 的初始状态为“0”)。34 逻辑电路图中 A、B、C 的波形如题 34 图所示,试写出 J 的逻辑式,并画出其输出 Q 的波形(设 Q 的初始状态为“0”)。项目三 抢答器的实现题 33 图项目三 抢答器的实现题 34 图项目三 抢答器的实现35 试分析题 35 图所示的同步时序电路。(1)写出电路的驱动方程及输出函数表达式。(2)写出电路的状态方程。(3)画出电路的状态转移图。(
43、4)说明电路的逻辑功能。项目三 抢答器的实现题 35 图项目三 抢答器的实现36 电路如题 36 图所示:(1)写出各触发器的激励方程。(2)写出各触发器的次态方程。(3)画出状态表及状态图。(4)分析电路的功能。项目三 抢答器的实现题 36 图项目三 抢答器的实现37 试分析题 37 图所示同步时序电路,要求:(1)写出各级触发器的激励函数。(2)画出状态转移图,并描述其逻辑功能。题 37 图项目三 抢答器的实现3 8 试分析题 3 8 图所示同步时序电路,要求:(1)写出各级触发器的激励函数。(2)画出状态转移图,并描述其逻辑功能。题 3 8 图项目三 抢答器的实现39 已知状态图如题 39 图所示,分别用 JK 触发器和 D 触发器设计同步计数器,并检查电路能否自启动。题 39 图项目三 抢答器的实现310 用 JK 触发器设计一个同步计数器,其状态转移图如题 310 图所示,要求电路能够自启动。写出状态方程、驱动方程、输出方程,说明当 Q 1 Q 0=00 时,次态是什么。题 310 图
