1、项目四 数字电子钟的实现项目四 数字电子钟的实现项目描述项目描述 项目分析项目分析任务任务 1 二进制计数器二进制计数器任务任务 2 集成计数器集成计数器任务任务 3 寄存器寄存器任务任务 4 存储器与可编程逻辑器件存储器与可编程逻辑器件软件仿真软件仿真 计数电路的计算机仿真实验计数电路的计算机仿真实验项目实施项目实施 小结小结 习题习题项目四 数字电子钟的实现数字电子钟是采用数字电子技术实现对时、分、秒数字显示的计时装置。它具有较高的准确性和直观性,与传统机械钟相比,它具有走时准确、显示直观、无机械传动装置等特点,因而广泛应用于车站、码头、机场和办公楼等公共场所。由于数字集成电路的发展和石英
2、晶体振荡器的广泛应用,使得数字钟的精度远远超过老式钟表,而且大大地扩展了钟表原先的报时功能,诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关设备等,所有这些,都是以计时数字化为基础的。常用的数字化计时器如图 41 所示。项目四 数字电子钟的实现图 41 常用的数字化计时器项目四 数字电子钟的实现项目描述项目描述采用中小规模数字集成电路设计一个数字电子钟,能准确计时,时、分、秒的时间各以两位 LED 数码管显示;小时的计时为 24 进位,分和秒的计时为 60 进位;具有手动校时、校分、校秒的功能;有用蜂鸣器进行提示的整点报时扩展功能。项目四 数字电子钟的实现项目
3、分析项目分析数字式计数定时器是一个典型的数字时序逻辑电路系统,它一般由振荡器、分频器、计数器、译码器、显示器和校时控制电路等几部分组成,这些都是数字电路中应用最广的基本电路。为了提高计数定时器的精度和稳定性,振荡器一般采用石英晶体振荡器,石英晶体的固有谐振频率一般选为 32768Hz。项目四 数字电子钟的实现计数定时器的工作原理是石英晶体振荡器产生的信号经过分频器形成秒脉冲信号,将秒脉冲信号送入六十进制的“秒”计数器电路进行计数,秒计数器电路计满后触发六十进制的“分”计数器电路,分计数器电路计满后触发二十四进制的“时”计数器电路,当计满 24 小时后又开始下一轮的循环计数。为了方便计数结果的显
4、示,以上各计数器都采用8421BCD 码计数,计数器的输出送译码器译码,时间由 LED七段数码显示器进行显示。由于计数的起始时间不可能与标准时间(如北京时间)同步,再者秒脉冲信号精度不够所产生的计时误差会累积,故需要在电路设计上加一个校时电路,可以对时、分和秒单独进行校时。其原理框图如图 42 所示。项目四 数字电子钟的实现图 42 数字电子钟原理框图项目四 数字电子钟的实现计数器的种类很多,可按不同的类别分类:(1)按计数器中触发器的时钟是否统一,可分为同步计数器和异步计数器。(2)按计数过程中计数器输出数码规律,可分为加法计数器(递增计数)、减法计数器(递减计数)和可逆计数器(可加可减计数
5、)。(3)按预置方式,可分为同步预置计数器和异步预置计数器。(4)按复位方式,可分为同步复位计数器和异步复位计数器。(5)按编码方式,可分为二进制计数器、十进制计数器及其他任意进制计数器。项目四 数字电子钟的实现任务任务 1 二进制计数器二进制计数器4.1.1 同步二进制计数器同步二进制计数器由 3 个 JK 触发器构成的同步三位二进制计数器如图 324 所示。时钟 CP 脉冲分别与每个触发器的时钟脉冲端相连,即 CP=CP0=CP 1=CP 2,该电路是一个同步时序逻辑电路。项目四 数字电子钟的实现4.1.2 异步二进制计数器异步二进制计数器由 3 个 JK 触发器构成的异步三位二进制计数器
6、如图 43 所示。图 43 异步三位二进制计数器电路图项目四 数字电子钟的实现任务任务 2 集集 成成 计计 数数 器器4.2.1 异步计数器异步计数器表 41 列出了几种常用的 TTL 型中规模异步计数器。项目四 数字电子钟的实现项目四 数字电子钟的实现1.异步计数器异步计数器 74LS90 功能功能74LS90 是二 五 十进制异步加法计数器。它由四个下降沿触发的 JK 触发器组成,为了增加计数器使用的灵活性,触发器 F A 和触发器 F B F D 的 CP 端单独引出,记为 CP1 和CP 2。触发器 F A 在 CP 1 作用下为一位二进制计数器,触发器 F B F D 在 CP 2
7、 作用下构成异步五进制计数器,电路设置有两个置 0 输入端 R0(1)、R 0(2)和两个置 9 输入端 S 9(1)、S 9(2)。只要R 0(1)=R 0(2)=1,触发器被直接清 0;只要 S 9(1)=S 9(2)=1,触发器被直接置 9。当 R 0(1)R 0(2)=S 9(1)S 9(2)=0 时,74LS90 才能进行计数。其逻辑图、逻辑符号及外引线图如图44 所示。其功能表如表 42 所示。项目四 数字电子钟的实现图44 74LS90 逻辑图、逻辑符号及外引线图项目四 数字电子钟的实现图44 74LS90 逻辑图、逻辑符号及外引线图项目四 数字电子钟的实现若以 CP 1 为计数
8、输入,Q A 为输出,则是二进制计数器(二分频电路),如图 45(a)所示;若以 CP2 为计数输入,Q D Q C Q B 为输出,则是五进制计数器(五分频电路),如图 45(b)所示;若将 CP2 和 Q A 相连,并以 CP 1 为计数输入,Q D Q C Q B Q A为输出,则为 8421BCD 码十进制计数器,如图 4 5(c)所示;若将 CP 1 与 Q D 相连,并以 CP 2 为计数输入,Q A Q D Q C Q B 为输出,则为 5421BCD 码十进制计数器,如图 45(d)所示。十进制计数器两种接法的状态表如表 43 所示。项目四 数字电子钟的实现图 4574LS90
9、 构成二进制、五进制和十进制计数器 项目四 数字电子钟的实现项目四 数字电子钟的实现2.用用 74LS90 实现任意模值计数器实现任意模值计数器利用中规模计数器 74LS90 构成任意进制计数器的方法有两种:一种是反馈清 0 法(复位法),另一种是反馈置数法。74LS90 具有异步清 0 和异步置 9 两种控制端,故可采用这两种方法:(1)反馈清 0 法。反馈清 0 法是通过异步清 0 端来实现任意模值计数的。以 0 为起始状态,若构成模 M 的计数器,则计数到 M 状态时,使之产生清 0 脉冲并立即清 0,有效状态为 0(M-1)。M 状态出现的时间很短,只是用来产生清 0 信号,因此 M
10、为过渡状态。一定要特别注意 R0(1)、R 0(2)高电平有效。项目四 数字电子钟的实现(2)反馈置 9 法。以 9 为起始状态,按 9、0、1(M-2)计数,若构成模 M 计数器,则计数到(M-1)状态时,使之产生置 9 脉冲并立即置 9,有效状态为 9、0(M-2),则(M-1)为过渡状态。由于 74LS90 有 8421BCD 码和 5421BCD 码两种接法,因此产生清 0 脉冲和置 9 脉冲的译码电路是不同的,使用时要特别注意。项目四 数字电子钟的实现【例【例 41】分析 74LS90 构成图 46(a)和图 46(b)计数器的模值。解解 图 46(a)的分析过程:(1)图 46(a
11、)将一片 74LS90 的 CP 2 和 Q A 相连,并以 CP 1 为计数输入,Q D Q C Q B Q A 为输出,这样构成 8421BCD 码十进制计数器。(2)图 46(a)采用反馈清 0 法,反馈逻辑为 R 0(1)=R 0(2)=Q C Q B Q A,即当 Q C Q B Q A 全为 1 时,R0(1)=R 0(2)=1,使计数器复位到 0 状态,即计数到 0111 时异步清 0,有效计数状态 Q D Q C Q B Q A 为 0000、0001、0010、0011、0100、0101、0110。该电路工作时,0111 状态会瞬间出现,但并不属于有效循环。其状态图如图 4
12、7(a)所示。项目四 数字电子钟的实现图 46 例 41 计数器逻辑图项目四 数字电子钟的实现图 47 例 41 计数器项目四 数字电子钟的实现图 46(b)的分析过程:(1)图 46(b)将一片 74LS90 的 CP 2 和 Q A 相连,并以 CP 1 为计数输入,Q D Q C Q B Q A 为输出,这样构成 8421BCD 码十进制计数器。(2)图 46(b)采用反馈置 9 法,反馈逻辑为 S 9(1)=S 9(2)=Q C Q B ,当 Q C Q B 全为 1 时S 9(1)=S 9(2)=1,即计数到 0110 时使计数器异步置位到 9,有效计数状态 Q D Q C Q B
13、Q A 为0000、0001、0010、0011、0100、0101、1001。该电路工作时,0110 状态会瞬间出现,但并不属于有效循环。其状态图如图 48(a)所示。项目四 数字电子钟的实现图 48 例 4 1 计数器图项目四 数字电子钟的实现4.2.2 同步计数器同步计数器表 44 列出了几种常用的 TTL 型中规模同步计数器。项目四 数字电子钟的实现1.同步十进制加法计数器同步十进制加法计数器 74LS160集成 4 位同步十进制加法计数器 74LS160 是一种常用的计数器,有 4 个辅助输入控制端 ET、EP、CR、LD。74LS160 的引脚图和逻辑符号如图 49 所示,其功能表
14、见表 45。项目四 数字电子钟的实现图 49 74LS160 的引脚图和逻辑符号项目四 数字电子钟的实现项目四 数字电子钟的实现项目四 数字电子钟的实现2.同步十进制可逆计数器同步十进制可逆计数器 74LS19074LS190 的引脚图与逻辑符号如图 410 所示,74LS190 的逻辑功能表见表 46。图 410 74LS190 的引脚图与逻辑符号项目四 数字电子钟的实现项目四 数字电子钟的实现3.同步同步 4 位二进制加法计数器位二进制加法计数器 74LS16174LS161 是 4 位二进制同步计数器,具有计数、保持、同步预置、异步清 0 功能,其逻辑符号及外引线图如图 411 所示。图
15、中 Q D 为最高位,Q A 为最低位。RCO(也常用 O C 表示)为进位输出端,RCO=Q D Q C Q B Q A ET,仅当 ET=1 且计数状态为 1111 时,RCO 才变高,产生进位信号。74LS161 的功能表如表 47 所示。项目四 数字电子钟的实现图 41174LS161 逻辑符号及外引线图项目四 数字电子钟的实现项目四 数字电子钟的实现【例【例 42】分析图 412 中由 74LS161 构成的计数器。图 412 74LS161 构成的计数器项目四 数字电子钟的实现解解 电路中用了一片 74LS161,因此模值肯定小于 16。项目四 数字电子钟的实现项目四 数字电子钟的
16、实现图 413 所示是一个计数、译码、显示电路。计数器芯片选用 74LS161。芯片 74LS00用来实现反馈置数,LD=Q C Q B,计到 6(即 0110)时同步置数,预置输入 DCBA=0000,下一个 CP 上升沿到来时完成预置功能,电路返回初态 0000,其状态表如表 48(b)所示。芯片 74LS47 把二进制数码翻译成为十进制数的 7 段显示码,从而实现显示译码。数码管用来显示十进制数字。项目四 数字电子钟的实现反馈清 0 法是通过异步清 0 端 Cr 来实现任意模值计数的。以 0 为起始状态,若构成模M 的计数器,则计数到 M 状态时,使之产生清 0 脉冲并立即清 0,有效状
17、态为 0(M-1)。M 状态出现的时间很短,只是用来产生清 0 信号,因此 M 为过渡状态。反馈置数法是通过同步置数端 LD 和预置输入端 DCBA 来实现任意模值计数的。由于74LS161 是按二进制顺序计数的,其最大计数值 N=16,所以只要从中任选 M 个连续状态便可构成模 M 计数器。其实现的方案很多。项目四 数字电子钟的实现多片 74LS161 级联使用可扩大计数范围,P、T、O C 端的设置为级联扩展提供了方便,可以采用同步级联,也可以采用异步级联。同样是 4 位同步二进制加法计数器的 74LS163,它与 74LS161 的引脚排列完全相同,逻辑功能方面只有一点不同:74LS16
18、3 为同步清零,即在同步清零控制端 R D 为低电平 0时,计数器并不能被立即清零,还需再输入一个计数脉冲 CP 才能被清零;74LS161 则为异步清零,清零控制端 R D 为低电平 0 时,计数器立即被清零。项目四 数字电子钟的实现图 413 计数、译码、显示电路项目四 数字电子钟的实现任务任务 3 寄寄 存存 器器4.3.1 数码寄存器数码寄存器 74LS273图 414 所示是 MSI 寄存器 74LS273 的符号图,其内部是 8 个 D 触发器。D7 D 0 为输入端,Q 7 Q0 为输出端;CP 是公共时钟脉冲端,控制 8 个触发器同步工作;CR 为公共清零端。当时钟脉冲 CP
19、上升沿到来时,CR=1,数据从 D7 D 0 端并行输入 8 个 D 触发器中,从 Q 7 Q 0 端输出,即 Q 7=D7,Q 0=D 0 ;若 CR=0,则无论脉冲是否到来,寄存器均被清零。项目四 数字电子钟的实现图 414 寄存器 74LS273项目四 数字电子钟的实现4.3.2 移位寄存器移位寄存器 74LS194移位寄存器(ShiftRegister)是数字系统中常见的主要部件,它除了可以寄存数据之外,还可以在时钟脉冲的控制下将所存数据向右移位(数据从高位向低位移动)或向左移位(数据从低位向高位移动)。如图 415(a)所示,4 位寄存器的寄存内容是 0101。图 415(b)所示的
20、将寄存器的内容向右移位的寄存器称为右移寄存器,图 415(c)所示的将寄存器的内容向左移位的寄存器称为左移寄存器。图中,移位的同时,假定从最左或最右补入一位 0。项目四 数字电子钟的实现图 415 移位寄存器项目四 数字电子钟的实现中规模移位寄存器的种类很多,表 49 列出了几种常见的移位寄存器及其基本特点。由表可见,中规模移位寄存器的功能主要从它的位数、输入方式、输出方式以及移位方式来区分。项目四 数字电子钟的实现4LS194 是 4 位通用移位寄存器,具有左移、右移、并行置数、保持、清除等多种功能。其逻辑符号及外引线图如图 416 所示,其功能表如表 410 所示。项目四 数字电子钟的实现
21、图 416 74LS194 逻辑符号及外引线图项目四 数字电子钟的实现图 417 所示是一个移位寄存器实物电路。图 417移位寄存器实物电路项目四 数字电子钟的实现4.3.3 移位寄存器的应用移位寄存器的应用移位寄存器可以用来实现数据的串/并转换,也可以构成移位型计数器,进行计数、分频,还可构成串行加法器、序列信号发生器、序列信号检测器等等。【例【例 43】分析图 418 所示时序电路,设初态为 0000,画出状态图。项目四 数字电子钟的实现图 418图 418项目四 数字电子钟的实现项目四 数字电子钟的实现其状态表如表 411 所示,其状态图如图 419 所示。项目四 数字电子钟的实现图 4
22、19 例 43 状态图项目四 数字电子钟的实现【例【例 44】分析图 420 所示时序电路,设初态为 0000,画出状态图。解解 S1 S 0=10,这 样 74LS194 工 作 方 式 为 左 移 位 方 式。由 于 S L=Q A,所 以Q A Q B Q C Q D 在时钟脉冲 CP 的作用下从 0000 开始按表 4 12 所示转换。项目四 数字电子钟的实现图 420 74LS194 构成的计数器电路图项目四 数字电子钟的实现项目四 数字电子钟的实现根据表 412,可以画出状态图,如图 421 所示。由图 4 21 可以得出该电路为八进制移位型计数器;每一路输出信号的周期是时钟信号
23、CP 周期的八倍,所以是一个八分频器;每一路输出信号周期性变化,所以也可以看做一种序列信号发生器。项目四 数字电子钟的实现图 4214LS194 构成的计数器状态图项目四 数字电子钟的实现任务任务 4 存储器与可编程逻辑器件存储器与可编程逻辑器件存储器是一种能存储二进制信息的器件。计算机系统的存储器可分为两类:一类用于保存正在处理的指令和数据,CPU 可以直接对它进行访问,通常称为主存储器(或内存);另一类由能记录信息的装置组成,CPU 需要使用其所存放的信息时,将信息读入内存。这类存储器称为外存储器或海量(MassStorage)存储器。项目四 数字电子钟的实现微型计算机中的存储器按物理介质
24、不同,存在多种分类,如图 422 所示。磁表面存储器常用于组成外存储器,半导体存储器件用来组成内存储器。主存储器总是由只读存储器件(ROM)和随机存储器件(RAM)两类器件组成的;RAM 中的任何一个数据可以被随机读取或修改,而 ROM 中的数据只能被读取。本节重点介绍半导体存储器中的随机存取存储器。项目四 数字电子钟的实现图 422 存储器的分类及实物图项目四 数字电子钟的实现4.4.1 随机存储器随机存储器 RAM随机存取存储器(RAM)简称随机存储器或随机读/写存储器。RAM 正常工作时,可以随时对任何地址的数据进行读取或写入操作,但断电后器件中所存储的信息也会随之消失,因此是易失性存储
25、器。而磁表面存储器,断电后器件中所存储的信息不会随之消失,因此是非易失性存储器。根据制造工艺的不同,RAM 可分为双极(TTL)型 RAM 和单极(MOS)型 RAM,双极型 RAM 的存取速度高,可达10ns 甚至更高,但功耗较大,集成度较低;MOS 型 RAM 功耗小,集成度高。项目四 数字电子钟的实现1.各种随机存储器的特点各种随机存储器的特点1)DRAM(DynamicRAM,动态随机存储器)DRAM 的集成度高、功耗低,因为需要不断刷新,所以读取速度慢一些。2)EDORAM(ExtendedDataOutRAM,扩展数据输出随机存储器)EDORAM 是在普通 DRAM 的接口上增加了
26、一些逻辑电路,以减少定位读取数据时的延时,从而提高了数据的存取速度。项目四 数字电子钟的实现3)BEDORAM(BurstExtendedDataOutputRAM,突发扩充数据输出随机存储器)突发模式技术是假定 CPU 要读的下四个数据的地址是连续的,同时启动对它们的操作,可更大地增加 RAM 的带宽。4)SDRAM(SynchronousDRAM,同步动态随机存储器)SDRAM 与系统时钟同步,以相同的速度同步工作,这样就可以取消等待周期,减少数据存储时间。项目四 数字电子钟的实现5)SDRAM 同步动态随机存储器 (SDRAM ),也称 DDR(DoubleDataRate),其核心以S
27、DRAM 为基础,但在速度和容量上有明显提高。6)CDRAM(CachedDRAM,高速缓存随机存储器)CachedDRAM 把高速的 SRAM 存储单元集成至 DRAM 芯片中,作为 DRAM 内部的缓存,其两者存储单元间通过内部总线相连。项目四 数字电子钟的实现7)SLDRAM(SyncLinkDRAM,同步链接动态随机存储器)SLDRAM 是一种增强和扩展的 SDRAM 架构,它将当前的 4 体(Bank)结构扩展到 16体,并增加了新接口和控制逻辑电路,同 SDRAM 一样使用每个脉冲前沿传输数据。8)RDRAM(RambusDRAM)RDRAM 是由 Rambus 公司开发的具有系统
28、带宽、芯片到芯片接口设计的新型高性能DRAM,能在很高的频率范围内通过一个简单的总线传输数据。项目四 数字电子钟的实现9)ConcurrentRDRAM(并行型 RDRAM)并行型 RDRAM 属第三代 RDRAM,在处理图形和多媒体程序时可达到非常高的带宽,即使在寻找小的、随机的数据块时也能保持相同的带宽。10)DirectRDRAMDirectRDRAM 是 RDRAM 的扩展,它使用了同样的 RSL(RambusSignalingLogic,Rambus 信号逻辑)技术,但其接口宽度达到 16 位,频率达到 800MHz,效率更高。项目四 数字电子钟的实现11)PC100SDRAMPC1
29、00SDRAM 又称 SPD(SerialPresenceDetect)内存,这是专为支持 100MHz 主板外频的芯片组所匹配的带有 SPD 的新一代内存条。SPD 为内存的一种新规范,就是在SDRAM 内存上加入一颗很小的 EEPROM,可以预先将内存条的各种信息如内存块种类、存取时间、容量、速度、工作电压等写入其中。项目四 数字电子钟的实现2.随机存储器随机存储器 RAM 的存储单元的存储单元RAM 核心的部件是存储矩阵中的存储单元。按工作原理,RAM 的存储单元分为静态和动态两种。按存储单元所用的器件,RAM 可分为双极型和 MOS 型两种。1)静态存储单元图 423 所示是六管 MO
30、S 静态存储单元,图中 V 1 V 4 由两个交叉耦合连接的反相器组成基本 RS 触发器,用以存储一位二进制信息。V 5、V 6 管是由数据选择端 Xi 控制的门控管,控制触发器与数据线的接通与断开。上述六只 MOS 管构成了一个静态存储单元。项目四 数字电子钟的实现图 423六管 MOS 静态存储单元项目四 数字电子钟的实现2)动态存储单元动态 RAM 的基本存储电路,是利用 MOS 管栅 源间电容对电荷的暂存效应来实现信息存储的。为避免所存信息的丢失,必须定时给电容补充漏掉的电荷,这一操作称为刷新。常见的 MOS 动态存储电路有单管电路、三管电路和四管电路等。为了提高存储器的集成度,目前大
31、容量的动态 RAM 大多采用单管 MOS 动态存储电路。单管 MOS 动态存储电路结构如图 424 所示,图中的电容 C 用于存储信息,V 为门控管。项目四 数字电子钟的实现图 424 单管 MOS 动态存储单元项目四 数字电子钟的实现由于门控管和电容 C 的漏电,C 上的电荷会随时间逐渐减少,因此在不对该单元进行操作时,为了能长时间保存数据,必须定时进行刷新操作,刷新的过程是:先将该数据读出来,然后立即回写回去。动态 RAM 的优点是单元电路结构简单,单片集成度高,功耗比静态 RAM 低,且价格更便宜。其缺点是需要刷新和再生操作,另外,由于电容中信号较弱,读出时需要进行放大。项目四 数字电子
32、钟的实现3.随机存储器随机存储器 RAM 的结构的结构RAM 由存储矩阵、地址译码器、读/写控制器三部分组成,如图 425 所示。图 425 RAM 的结构框图项目四 数字电子钟的实现1)存储矩阵存储矩阵由若干存储单元组成,一个存储单元称为存储器的一个字,每个存储单元由若干个可以存放一位二进制信息的基本存储电路组成,一个存储单元所含有的基本存储电路的个数,也即能存放的二进制位数称为存储器的“字长”。存储器中的每个字都赋予一个唯一的编号,这个编号称为“地址”。地址以二进制表示,经地址译码器译出后对存储单元中的基本存储电路进行选通,地址译码器输出线称为“字线”。项目四 数字电子钟的实现2)地址译码
33、在图 425 中,输入的 n 位地址(A 0 A n-1)经译码器译出后,2n条字线(W 0 W 2 n-1)中的一条有效,这条有效的字线在存储矩阵的 2n个存储单元中选中其中之一。在读/写控制信号的作用下,被选中单元的 m 个基本存储电路通过 m 根位线与读/写控制器连通,从而可以通过 m 位数据输入输出线读出存储单元的内容或者向存储单元写入新内容。项目四 数字电子钟的实现3)读/写与片选控制数字系统中的 RAM 一般由多片组成,而系统每次读/写时,只对其中的一片(或几片)进行读/写(或称访问),为此在每片 RAM 上均加有片选端 CS,只有 CS=0 的 RAM 芯片才被选中,可以进行读/
34、写操作。CS=1 的 RAM 芯片均为高阻状态,不进行任何操作。项目四 数字电子钟的实现【例【例 45】已知 Intel2164A 是一种采用单管动态存储单元的典型的动态 RAM,存储容量为 64K1 位。试判断 Intel2164A 有多少根地址线、多少根数据线。解解 由于 64K=216,所以 Intel2164A 的容量为 2 16 1,因此 Intel2164A 具有 16 根地址线、1 根数据线。项目四 数字电子钟的实现【例【例 46】已知芯片 HM6116 是一种典型的 CMOS 静态RAM,其引脚排列如图426 所示。HM6116 有 11 个地址输入端 A 10 A 0、8 个
35、数据输入/输出端 I/O 8 I/O 1,试确定 HM6116 的存储容量。解解 由 HM6116 有 11 个地址端可知,它有 211 个字,又由数据输入输出线为 8 根,可知它的字长为 8,所以 HM6116 的存储容量为 211 8,即 2K8。项目四 数字电子钟的实现图426HM6116 引脚排列及封装形式项目四 数字电子钟的实现4.随机存储器随机存储器 RAM 的扩展的扩展一片 RAM 的存储容量是一定的,当一片 RAM 不能满足存储容量需要时,就得将若干片 RAM 组合起来,扩展成满足存储容量要求的存储器。RAM 的扩展分为字扩展和位扩展两种。1)位扩展在存储器芯片的字长不能满足实
36、际存储系统的字长要求时,需要进行位扩展。位扩展可以采用并联方式实现。图 427 是用 4 片 321 位的 RAM 扩展为 324 位 RAM 的存储系统框图。图中 4 片 RAM 的所有地址线、R/W、CS 分别对应并接在一起,而每一片的I/O 端作为整个 RAM 的 I/O 端的一位。项目四 数字电子钟的实现图 427 RAM 的位扩展连接项目四 数字电子钟的实现2)字扩展在 RAM 的数据位数 I/O 满足系统要求而字数达不到要求时,需要字扩展。字数若增加,地址线也要相应增加。每增加一位地址,系统中存储单元数(字数)就增加一倍。字扩展可采用多个芯片地址串联的方式进行扩展,即用高位地址译码
37、输出控制每个芯片的片选端来指定工作的芯片,实现芯片间地址串行连接,从而达到扩展字数的目的。图 428 是用 4 片 321 的 RAM 扩展为 1281 的 RAM 的系统框图。图中,译码器的输入是系统的高位地址 A 5、A 6,译码输出分别连到 4 片 RAM 的片选端 CS,使各 RAM按地址轮流工作,整个系统字数扩大了 4 倍,而字长不变。项目四 数字电子钟的实现图 428RAM 的字扩展连接项目四 数字电子钟的实现4.4.2 只读存储器只读存储器 ROM1.ROM 的基本原理的基本原理ROM 在正常工作时只能读取信息,而不能写入信息。ROM 中的信息是在制造时或用专门的写入设备写入的,
38、可以长期保存,断电后信息也不会丢失,因此是非易失性存储器。ROM 又分为掩膜 ROM、可编程 ROM(PROM,ProgrammableROM)和可擦除可编程ROM(EPROM,ErasableProgrammableROM)等几种类型。项目四 数字电子钟的实现ROM 的一般结构如图 429 所示。它主要由地址译码器、存储矩阵及读/写控制电路组成。存储矩阵是存放信息的主体,它由许多存储单元排列组成。每一个存储电路存放一位二进制代码(0 或 1),若干个存储电路组成一个字。项目四 数字电子钟的实现图 429ROM 的一般结构项目四 数字电子钟的实现图 430 所示为一个 43 的 ROM 未编程
39、时的阵列图。图 431 是该 ROM 编程后的阵列图。读出数据时,首先输入地址码,同时送入输出缓冲器三态控制端有效信号,使输出缓冲器工作,则在数据输出端 D3 D 0 可以获得该地址对应字中所存储的数据。项目四 数字电子钟的实现图 430 未编程时的 ROM 阵列图 项目四 数字电子钟的实现图 431 编程后的 ROM 阵列图项目四 数字电子钟的实现例如,当所以 W 0 被选中,读出 W 0 对应字中的数据 D 3 D 2D 1 D 0=1100。当 A 1 A 0 为 01、10、11 时,依次读出的数据是 1001、1010、1101。该 ROM 存储的数据如表 413 所示。项目四 数字
40、电子钟的实现项目四 数字电子钟的实现2.ROM 在组合逻辑设计中的应用在组合逻辑设计中的应用用 ROM 实现组合逻辑的基本原理可从“存储器”和“与或逻辑网络”两个角度来理解。从存储器的角度来看,只要把逻辑函数的真值表事先存入 ROM,便可用 ROM 实现该函数。例如,在表 413 中,将输入地址 A 1 A 0 视为输入变量,而将 D3、D 2、D 1、D 0 视为一组输出逻辑变量,则 D3、D 2、D 1、D 0 就是 A 1、A 0 的一组逻辑函数。项目四 数字电子钟的实现项目四 数字电子钟的实现用 ROM 实现逻辑函数一般按以下步骤进行:(1)根据逻辑函数的输入、输出变量数,确定 ROM
41、 的容量,选择合适的 ROM。(2)写出逻辑函数的最小项表达式,画出 ROM 阵列图。(3)根据阵列图对 ROM 进行编程。项目四 数字电子钟的实现【例【例 47】分析图 432 所示电路,指出该电路的功能。图 432 ROM 阵列图项目四 数字电子钟的实现所以 Ci+1 和 F i 的真值表如表 414 所示,容易看出该电路的功能为一位全加器。项目四 数字电子钟的实现项目四 数字电子钟的实现3.ROM 的编程及分类的编程及分类ROM 的编程是指将信息存入 ROM 的过程。根据编程和擦除方法的不同,ROM 可分为掩膜 ROM、可编程 ROM(PROM)和可擦除可编程 ROM(EPROM)三种类
42、型。1)掩膜 ROM掩膜 ROM 中存放的信息是由生产厂家采用掩膜工艺专门为用户制作的,这种 ROM出厂时其内部存储的信息就已经“固化”在里边了,所以也称固定 ROM。它在使用时只能读出,而不能写入,因此通常只用来存放固定数据、固定程序和函数表等。这种方法适合大批量产品的生产。项目四 数字电子钟的实现2)可编程 ROM(PROM)PROM 在出厂时,存储的内容为全 0(或全 1),用户根据需要,可将某些单元改写为 1(或 0)。这种 ROM 采用熔丝(反熔丝)或 PN 结击穿的方法编程,由于熔丝烧断或 PN结击穿后不能再恢复,因此 PROM 只能改写一次。对 PROM 的编程是在编程器上通过计
43、算机来进行的。这种方法适合定型产品的小批量生产。项目四 数字电子钟的实现3)可擦除可编程 ROM(EPROM)EPROM 可实现多次编程,早期的 EPROM 芯片大多采用 UVCMOS 工艺生产。它的写入方法与 PROM 相同,擦除则采用紫外线灯通过照射芯片的透明窗口 1030 分钟即可将芯片中的编程信息擦除,以便重新写入。重新写入信息后需要将擦除窗口用非透明材料封住,以防紫外线照射,丢失编程信息。由于它具有擦除功能,因此适合于产品开发。项目四 数字电子钟的实现4)电可擦除的 EPROM(E2 PROM)采用 UVCOMS 工艺的 EPROM 器件,写入和擦除都需要特定工具(编程器)和紫外线灯
44、,使用很不方便,而 E2 PROM是利用电脉冲对芯片进行写入、擦除的芯片。在 E2 PROM的储存单元中采用了浮栅隧道氧化层 MOS 管(Flotox),它有两个栅极:控制极 G C 和浮置栅 G F。Flotox 管的特点是浮置栅和漏极之间有一个氧化层极薄的隧道区。由于其隧道效应,Flotox 管的信息可以利用一定宽度的电脉冲擦除和编程。有的E2 PROM芯片内部含有编程电压发生器,单字节或整片写入就像存入 RAM 一样。E2 PROM与 RAM 的不同之处是,掉电后存入的信息不会丢失。这种 E2 PROM器件不需要专用电路即可实现编程。项目四 数字电子钟的实现5)快闪存储器(FlashMe
45、mory)快闪存储器是新一代电信号擦除的可编程 ROM。它既吸收了 EPROM 结构简单、编程可靠的优点,又保留了 E2 PROM用隧道效应擦除的快捷的特性,而且集成度可以很高。快闪存储器的写入方法和 EPROM 相同,即利用雪崩注入的方法使浮栅充电。其擦除方法是利用隧道效应进行的,类似于 E2 PROM的写 0 操作,但一次只能擦除一个扇区(一个扇区包含连续的若干个存储单元)或整个芯片的所有数据,这是不同于 E2 PROM的一个特点。项目四 数字电子钟的实现4.4.3 可编程逻辑器件可编程逻辑器件 PLDPLD 经历了从低密度可编程逻辑器件 LDPLD(Low-DensityPLD)到高密度
46、可编程逻辑器件 HDPLD(High-DensityPLD)的发展。第一阶段:PLD 诞生及简单 PLD 发展阶段。第二阶段:乘积项可编程结构 PLD 发展与成熟阶段。第三阶段:复杂可编程器件发展与成熟阶段。项目四 数字电子钟的实现1.可编程逻辑器件可编程逻辑器件 PLD 的分类的分类(1)PLD 按集成度可分为低密度 PLD(LDPLD)和高密度 PLD(HDPLD)。LDPLD 的主要产品有只读存储器 PROM(ProgrammableRead-OnlyMemory)、可编程逻辑阵列 PLA(ProgrammableLogicArray)、可编 程阵列逻辑 PAL(Programmable
47、ArrayLogic)、通用逻辑阵列 GAL(GenericArrayLogic)。这些器件结构简单,具有成本低、速度高、设计简便等优点,但其规模较小,难以实现复杂逻辑。项目四 数字电子钟的实现(2)前面提到的 PLD 器件都是从“与或阵列”和“门阵列”两类基本结构发展而来的,所以可编程器件从结构上可分为两大类,即乘积项结构器件和查找表结构器件。乘积项结构器件的结构为“与或阵列”,大部分简单 PLD 和 CPLD 都属于此类器件。查找表结构器件由简单的查找表组成可编程门,再构成阵列形式。FPGA 属于此类器件。项目四 数字电子钟的实现(3)从编程工艺上划分,可分为四类:一次性编程型的熔丝(Fu
48、se)或反熔丝(Antifuse)结构器件:如 PROM、个别 FPGA(如Actel 公司的 FPGA)。紫外线擦除电可编程的 UVCMOS 结构器件:如 EPROM。电擦除电可编程的 E2 CMOS 结构或 Flash 结构器件:如 CPLD 等。SRAM 结构器件:如大部分的 FPGA 器件。项目四 数字电子钟的实现2.PLD 的简化表示方法的简化表示方法逻辑电路通常用逻辑图来表示,而传统的表示方法对于大规模集成电路而言,一方面不易读和画,另一方面描述困难,设计方和使用方都不易接受。因此,厂家和用户都广泛接受一种与传统方法不同的简化表示法。PLD 的输入缓冲器和输出缓冲器都采用了互补输出
49、结构,其表示法如图 433 所示。项目四 数字电子钟的实现图 433PLD 缓冲器表示法项目四 数字电子钟的实现PLD 与门表示法如图 434 所示,图中与门的输入线通常画成行(横)线,与门的所有输入变量都称为输入项,并画成与行线垂直的列线以表示与门的输入。列线与行线的相交处若有“”,表示有一个耦合元件固定连接;“”表示编程连接;交叉处若无标记则表示不连接(被擦除)。与门的输出称为乘积项 P,图中与门的输出 P=ABD。或门使用类似的方法表示,如图 435 所示。项目四 数字电子钟的实现图 434 PLD 与门表示法项目四 数字电子钟的实现图 435项目四 数字电子钟的实现3.PLD 的结构的
50、结构1)ROM 结构ROM 是最早出现的 PLD 器件。ROM 具有典型的 PLD 结构与逻辑阵列和或逻辑阵列,从而可以方便地实现任何组合逻辑函数。大规模的 ROM 也常作为存储器使用。ROM 包含一个不可编程的与阵列和一个可编程的或阵列,如图 437 所示。图中清楚地表明了不可编程的与阵列和可编程的或阵列。为了简便起见,也可以简化为图 438所示。项目四 数字电子钟的实现图 437 ROM 基本结构项目四 数字电子钟的实现图 438 ROM 结构的简化表示项目四 数字电子钟的实现2)PLA 结构PLA 由可编程与阵列和可编程或阵列构成,它的基本结构如图 439 所示。PLA 输出端产生的逻辑
