1、第3章 半导体存储器 第第3 3章章 半导体存储器半导体存储器 3.1 概述概述 3.2 随机存取存储器随机存取存储器RAM 3.3 只读存储器只读存储器ROM 3.4 高速缓冲存储器高速缓冲存储器Cache 第3章 半导体存储器 3.1 概概 述述 3.1.1 存储器的分类存储器的分类 按存储器所采用的元件分，有磁芯存储器、半导体存储器、磁泡存储器、磁表面存储器(包括磁带、磁鼓、硬磁盘、软磁盘等)和激光存储器等。按存储器和中央处理器CPU的关系分，有内存储器和外存储器。直接和CPU相联系，作为微型计算机的组成部分，用于暂存部分程序和数据的快速存储器称为内存储器，它是计算机的主存储器。内存储器
2、的存取速度较快，存取周期为几十 ns左右。16 位微型计算机的内存储器容量多为几兆字节，32 位微型计算机的内存储器容量多为几千兆字节。第3章 半导体存储器 内存储器常用MOS存储器作为其实体。外存储器是不直接和CPU相联系的存储器。它们的存储容量大，但存取速度慢。外存储器由软磁盘、硬磁盘及光盘等组成。其存储容量从几百兆字节到几千兆字节，寻址时间为若干毫秒。此外，在较高性能的微型机系统中通常还采用一种超高速存储器或称高速缓冲存储器，它是CPU同内存储器之间的缓冲器，容量只有几K到几百K字节，但存取速度同高速CPU相一致，因此可以充分发挥CPU的速度潜力。第3章 半导体存储器 半导体存储器按存储
3、信息的功能，分为随机存取存储器RAM和只读存储器ROM。所谓随机存取存储器(Random Access Memory)又称读写存储器，一般是指机器运行期间可读也可写的存储器。而只读存储器(Read Only Memory)一般是指机器运行期间只能读出信息，而不能随时写入信息的存储器。然而实际上所谓的随机存取意即随意存取，是相对于顺序存取而言的。对顺序存取的存储器来说，信息的存取时间与其所在位置有关。例如，要读磁鼓内第 1000号存储单元的信息，必须从给出命令时磁鼓所在单元(如第 10 号单元)开始，经过第 10 号单元、第 11 号单元 第 999 号单元，方能到达第 1000 号单元。第3章
4、 半导体存储器 只读存储器按功能可分为掩模式ROM(简称ROM)、可编程序只读存储器PROM(Progammable ROM)和可改写的只读存储器EPROM(Erasable Programmable ROM)3 种。随机存储器按信息存储的方式，可分为静态RAM(Static RAM,简称SRAM)，动态RAM(Dynamic RAM,简称DRAM)及集成动态RAM(Integrated Dynamic RAM,简称IRAM)3 种。半导体存储器的制造工艺多种多样，经常采用的有NMOS,CMOS,SOS,HMOS,TTL,ECL及I2L等。第3章 半导体存储器 3.1.2 内存储器的性能指标内
5、存储器的性能指标 1.存储容量存储容量 这是内存储器的一个重要指标，通常用该内存储器所能存储的字数及其字长的乘积来表示，即存储容量=字数字长如 16 位微型机的内存容量为 1 MB,即 1 M8 位，而 32 位微型机的内存容量为 4 GB，即 4 G8 位等。第3章 半导体存储器 2.最大存取时间最大存取时间 内存储器从接收、寻找存储单元的地址码开始，到它取出或存入数码为止所需的时间叫作存取时间。通常手册上给出该常数的上限值，称为最大存取时间。最大存取时间愈短，存储器的工作速度就愈高。因此，它是存储器的一个重要参数。半导体存储器的最大存取时间为几十纳秒。第3章 半导体存储器 3.功耗功耗 半
6、导体存储器的功耗包括“维持功耗”和“操作功耗”，应在保证速度的前提下尽可能地减小功耗，特别要减小“维持功耗”。4.可靠性可靠性 可靠性一般是指存储器对电磁场及温度等变化的抗干扰能力。半导体存储器由于采用大规模集成电路结构，可靠性较高，平均无故障间隔时间为几千小时以上。第3章 半导体存储器 5.集成度集成度 对半导体存储器来说，集成度是一个重要的指标。所谓集成度是指在一片数平方毫米的芯片上能集成多少个基本存储电路，每个基本存储电路存储一个二进制位，所以集成度常表示为位/片。目前典型产品的集成度有 1 兆位/片、16 兆位/片、64 兆位/片等。第3章 半导体存储器 3.2 随机存取存储器随机存取
7、存储器RAM 3.2.1 基本结构及组成基本结构及组成 图 3.1 随机存取存储器的结构框图 存储矩阵存储器控制逻辑三态双向缓冲器地址译码器R/WCEOEDw-1D1D0A0A1Ap-1第3章 半导体存储器 1.存储矩阵存储矩阵 能够寄存二进制信息的基本存储电路的集合体称为存储体。为了便于信息的写入和读出，存储体中的这些基本存储电路配置成一定的阵列，并进行编址，因而存储体亦称为存储矩阵。存储矩阵中基本存储电路的排列方法通常有 3 种，即N1 结构、N4 结构和N8 结构。N1 结构称为位结构，常用在动态存储器和大容量的静态RAM中。N4 结构及N8结构称为字结构，常用于容量较小的静态RAM中，
8、然而目前CMOS较新产品中也有16 K4 及 8 K8 的结构形式。第3章 半导体存储器 2.地址译码器地址译码器 存储器芯片中的地址译码器(通常包括行地址译码器和列地址译码器)接收来自CPU的地址信号，并产生地址译码信号，以便选中存储矩阵中某一个或几个基本存储电路，使其在存储器控制逻辑的控制下进行读/写操作。第3章 半导体存储器 3.存储器控制电路存储器控制电路 存储器控制电路通过存储器的控制信号引线端，接收来自CPU或外部电路的控制信号，经过组合变换后，对存储矩阵、地址译码器及三状态双向缓冲器进行控制。存储器的控制信号引线端通常有芯片允许引线端CS(Chip Select)或芯片开放引线端
9、CE(Chip Enable)、输出禁止引线端OD(Output Disable)或输出开放引线端OE(Output Enable)以及读/写控制引线端R/W(Read/Write)或写开放引线端WE(Write Enable)。当系统中存储器由多个存储器芯片组成时，CE(或CS)用来选择应访问的存储器芯片，并使被选中的那个存储器芯片从备用状态转换到动作状态；第3章 半导体存储器 OE(或OD)用来控制存储器的输出三状态缓冲器，从而使微处理器(作为存储器的控制部件)能直接管理存储器可否输出，避免争夺总线。R/W(或WE)用来控制被选中存储器芯片是进行读操作还是写操作。通常符号CE,CS,OE,
10、OD,WE等都表示低电平有效，而符号CE,CS,OE,OD等都表示高电平有效，至于R/W信号，通常都规定，低电平时存储器进行写入操作；高电平时存储器进行读出操作。此外，在动态存储器中，为了节省芯片引线端，常将行、列地址信号分时复用送入，故增加了行选择信号RAS和列选择信号CAS。第3章 半导体存储器 4.三状态双向缓冲器三状态双向缓冲器 半导体RAM的数据输入/输出控制电路多为三状态双向缓冲器结构，以便使系统中各存储器芯片的数据输入/输出端能方便地挂接到系统数据总线上。当对存储器芯片进行写入操作时，芯片开放信号及写开放信号有效，数据从系统数据总线经三状态双向缓冲器传送至存储器中相应的基本存储电
11、路。当存储器芯片进行读出操作时，芯片开放信号及输出开放信号有效，写开放信号无效或读/写控制信号为读态，数据从存储矩阵中相应的基本存储电路中经三状态双向缓冲器传送至系统数据总线。而当不对存储器芯片进行读/写操作时，芯片开放(或芯片选择)信号无效，输出开放信号也无效，致使存储器芯片的三状态双向缓冲器对系统数据总线呈现高阻状态，该存储器芯片完全与系统数据总线隔离。第3章 半导体存储器 3.2.2 基本存储电路举例基本存储电路举例 1.静态基本存储电路静态基本存储电路 静态基本存储电路实际上是一种半导体双稳态触发器，可以用各种工艺制成。如NMOS工艺、CMOS工艺、TTL工艺、ECL工艺等。由于用NM
12、OS工艺制作的静态RAM具有集成度高、价廉、功耗低等特点，其应用范围最为广泛；用CMOS工艺制作的静态RAM则以超低功耗为特点，因而在某些场合具有特殊的用途；而用TTL和ECL工艺制作的静态RAM虽分别以高速和超高速为特点，但价格昂贵、功耗高、集成度低，限制了它们的应用范围。第3章 半导体存储器 图 3.2 NMOS静态基本存储电路(1)NMOS静态基本存储电路。D位线D位线行选信号VCCV2V4V1V3V5V6RgRgQQ第3章 半导体存储器(2)CMOS静态基本存储电路。图 3.3 6 管CMOS基本存储电路 D位线行选信号VCCV2V4V1V3V6V5PQQD位线N第3章 半导体存储器
13、2.动态基本存储电路动态基本存储电路 图 3.4 NMOS单管基本存储电路 数据线CDCSV行选信号第3章 半导体存储器 写入：行选信号高电平，使V导通，就可将数据线上的信息经过V直接送入CS。若数据线上写入信息为1，CS被充电为高电平；若写入信息为 0，CS被放电为低电平。读出：读出前应先将数据线预充电至V电平(V为低于电源电压VCC的一个正电平)。读出时，行选信号的高电平使V管导通，CS与数据线连通，于是原存储在CS上的电荷及预充电至CD(数据线的分布电容)上的电荷便在CS及CD之间重新分配。如果设CS原存“1”信息和“0”信息时的电压分别为VS1及VS0,并且VS0VVS1；又设读出后原
14、存信息为“1”和“0”时，数据线上的读出电压分别为V1及V0。第3章 半导体存储器 由于总电荷不变，读出后电荷重新分配时必须满足下式：)()(0011DSDSSDSDSSCCVCVCVCCVCVCV由此可得数据线上读出电压的增量关系式为:SDSCCVVVV111读“0”时，SDSCCVVVV100第3章 半导体存储器 图 3.5 列读出放大电路及一列的结构图 VCCPV5V6V7ABV1V2V8CSV10V9BV3BPCDVREF+VTI/ODOUTD2N列选32个存储电路A31个存储电路及1个虚设电路BSLLBSLRA行选V4V7第3章 半导体存储器 3.2.3 典型存储器芯片举例典型存储器
15、芯片举例 1.Intel 6116静态静态RAM芯片芯片图图 3.6 Intel 6116 的结构框图及引脚排列的结构框图及引脚排列 128128存储矩阵行译码输入数据控制列I/O列译码控制逻辑CSWEOEA3A0123456789101112242322212019181716151413A7A6A5A4A3A2A1A0D0D1D2GNDVCCA8A9WEOEA10CSD7D6D5D4D3A10A4D7D0第3章 半导体存储器 2.2164A动态动态RAM芯片芯片图 3.7 Intel 2164A 引脚与逻辑符号 12345678161514131211109NCDINWERASA0A2A1
16、VDDVSSCASDOUTA6A3A4A5A7A7A0DINDOUTRASCASRASCASWEWEVDDVSS地址输入A7A0列地址选通行地址选通写允许+5V地第3章 半导体存储器 图 3.8 Intel 2164A 结构框图 128128存储矩阵128读出放大器1/2(1/128列译码器)128读出放大器128128存储矩阵1/128行译码器1/128行译码器128128存储矩阵128读出放大器1/2(1/128列译码器)128读出放大器128128存储矩阵A0A1A2A3A4A5A6A78位地址锁存器1/4 I/O门输出缓冲器VDDVSS行时钟缓冲器列时钟缓冲器写允许时 钟缓冲器数据输入
17、缓冲器RASCASWEDINDOUT第3章 半导体存储器 3.2.4 静态静态RAM芯片组的连接芯片组的连接 一个N1 结构的静态RAM片给出了N个字的同一位。但是，微型机的字长通常为 8 位、16 位或 32 位，为了组成N8,N16 或N32 的存储容量，须用 8 个、16 个或 32 个N1 芯片组成一个芯片组。一般来说，N1 结构的静态RAM片除了具有P(N=2p)个地址输入端，一个读/写控制端R/W或WE,以及一个或多个芯片开放端CE(或片选端CS)之外，还有一个数据输入端DIN和一个数据输出端DOUT。有时，DIN和DOUT合并成一个双向数据引线端I/O。在进行N8 位、N16 位
18、或N32 位芯片组连接时，8 个、16 个或32个芯片的所有地址输入端都分别连在一起，芯片开放端也都分别连在一起，唯独数据引线端 8 片、16 片或32片各自独立，每片代表一位。这样，当CPU发出一组地址信号及片选信号后，8 个、16 个或 32 个芯片同时都选中相应的一个基本存储电路，而这同时被选中的 8 个、16 个或 32 个基本存储电路组成了一个完整的存储字节、存储字或存储双字。第3章 半导体存储器 图 3.9 2568 芯片组 A4A5A6A7D0D1D2D3D4D5D6D7WECECE3CE2CE1A0A1A2A3位7位2位0同时被选中的8个基本存储电路组成一个字节第3章 半导体存
19、储器 图 3.10 用 2568 芯片组组成 40968 存储容量(a)片内地址线及片选地址线；(b)连线图A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0片选地址线片内地址线WECE3A7CE2CE12568芯片组A0A1（a）WECE3A7CE2CE12568芯片组A0A1WECE3A7CE2CE12568芯片组A0A1D0D7A0A1A7A8416译码器DBWR允许存储器操作信号A8A11（b）ABA11第3章 半导体存储器 3.2.5 动态动态RAM的连接与再生的连接与再生 图 3.11 动态RAM的连接&“再生命令”允许存储器操作信号4K8芯组CER/W4
20、K8芯组CER/WA0A11D0D11WRA121第3章 半导体存储器 (1)定时集中再生方式。这种再生方式是在信息保存允许的时间范围(如 2 ms)内，集中一段时间(如 8 s20 s)对所有基本存储电路一行一行地顺序进行再生，再生结束后再开始工作周期。如对 3232 的存储矩阵进行再生，读写周期为 0.4 s，再生间隔为 2 ms，则总共有 5000 个周期。其中有 4968 个工作周期(1 987.2 s)，32 个再生周期(12.8 s)。再生期间不能进行读/写操作，称为死时间。可以看出，系统工作速度愈高，读/写周期愈短，再生操作所占用的死时间也就愈短，考虑再生时间以后的平均读/写周期
21、与存储器的原读/写周期也就愈接近。这就是说，系统工作速度愈高，再生操作对系统工作速度的影响愈小。第3章 半导体存储器 (2)非同步再生方式。采用这种再生方式时，再生操作与CPU的操作无关，每隔一定时间进行一次再生操作，因而设计比较自由。但必须设有读/写周期与再生周期的选择电路。当两者出现冲突时，会因此而增加读/写周期的时间。(3)同步式再生方式。这种再生方式是在每一个指令周期中利用CPU不进行读/写操作的时间进行再生操作，因而减少了特别增设的再生操作时间，有利高速化，而且线路也不复杂，采用较多。IBM-PC机的再生操作由 1 号定时器每 15 s向 4 号DMA通道请求一次假的DMA读操作来实
22、现周期性地非同步式再生。第3章 半导体存储器 3.2.6 EDO RAM#,SDRAM及内存条及内存条 单片容量为 16 M1 位、32 M1 位#,64 M1 位的DRAM芯片已在Pentium微型机中大量使用，通常把这些DRAM芯片事先做成内存条，用户只需要把内存条插到系统板上的内存条插座上即可。目前，EDO RAM内存条有 72 线和168线两种，而SDRAM内存条只有 168 线一种。72 线和 168 线内存条的单条容量多为 16 MB#,32 MB和 64 MB，其数据总线宽度对 72 线来说为 32 位或 36 位(带奇偶校验)；对 168 线来说为 64 位。同时，对一般的奔腾
23、微型机可配 72 线或 168 线内存条，而Pentium微型机只有 168 线的内存条插座。第3章 半导体存储器 3.2.7 小结小结 1.静态静态RAM 静态RAM的制造工艺多种多样，常见的有TTL工艺、ECL工艺、NMOS工艺和CMOS工艺等，它们共同的特点是：信息存储在双稳态触发器中，因而具有工作稳定，使用方便，最大存取时间短以及不需要附加再生电路等优点。但是采用静态RAM(CMOS工艺除外)时，只要接通电源，触发器总是一部分导通而另一部分截止，所以单片电路总功耗较大。此外，静态RAM由于采用触发器方式存储信息，使芯片的集成度下降，成本提高。在静态RAM中，CMOS具有超低功耗和强抗干
24、扰性的特点，可由一个小电池供电以便保存重要的数据。因此可用作备用存储器或者便携式装置的主存储器。第3章 半导体存储器 2.动态动态RAM及准静态及准静态RAM NMOS动态RAM的特点是集成度高、成本低、功耗小，特别是维持功耗小，因而NMOS DRAM被广泛用作计算机的主存储器。但DRAM的最大存取时间较长，并且需要附加另外的再生电路，这给使用带来麻烦。为了弥补静态RAM集成度低、动态RAM需加再生外围电路的缺点，80年代的RAM市场上出现了一种集成动态RAM器件iRAM。iRAM把数据存储在单管存储电路中，有动态RAM的高集成度，同时又去掉了再生外围电路，采用自刷新，从外界看是静态RAM，使
25、用方便，而且有静态RAM的高速性。比如Intel 2186#,2187及 Z6164 三种芯片均为 8 K8 位的 iRAM器件。第3章 半导体存储器 3.半导体半导体RAM的易失性问题的易失性问题 图图 3.12 电池备用电源系统电池备用电源系统 稳压器电池充电器交流电源线VCC（至存储器模块）VD2CVD1VDR备用电池第3章 半导体存储器 3.3 只读存储器只读存储器ROM 只读存储器ROM，也称固定存储器(Fixed memory)或永久存储器(Permanent memory)，总之，ROM中各基本存储电路所存信息是固定的、非易失性的，因而机器运行期间只能读出不能写入，并且在断电或故
26、障停机之后所存信息也不会改变和消失。ROM中信息的写入通常是在脱机或非正常工作的情况下用人工方式或电气方式写入的。对ROM进行信息写入常称为对ROM进行编程。第3章 半导体存储器 图 3.13 ROM结构框图 存储矩阵NW输出缓冲器地址译码器A0A1AP-1AP-2D0D1DW-1DW-2第3章 半导体存储器 图 3.14 161 位ROM阵列 行译码器列译码器行驱动器列读出放大器A0A1A2A3片选数据输出第3章 半导体存储器 1.掩模编程的掩模编程的ROM(Mask Programmed ROM)掩模编程的ROM简称ROM，它是用最后一道掩模工艺来控制某特定基本存储电路的晶体管能否工作(即
27、单向选择开关是否接通)，以便达到预先写入信息的目的。因而制造完毕后用户不能更改所存信息。这种ROM也常称为掩模式ROM，它既可用双极工艺实现，也可用MOS工艺实现。掩模ROM中，由于只有读出所需的电路，所以结构简单、集成度高(约为RAM的 10 倍)、容易接口，大批量生产时也很便宜(约为RAM价格的百分之一)。掩模ROM主要用作微型机的标准程序存储器，如BASIC语言的解释程序、汇编语言的汇编程序、FORTRAN语言的编译程序等。也可用来存储数学用表(如正弦表、余弦表、开方表等)、代码转换(如BCD码转换成七段显示码等)表、逻辑函数表、固定常数以及阴极射线管或打印机用的字符产生图形等。第3章
28、半导体存储器 2.可改写的可改写的PROM(Erasable Programable ROM)反复编程ROM简称EPROM，是指用户既可以采取某种方法自行写入信息，也可以采取某种方法将信息全部擦去，而且擦去后还可以重写。根据擦去信息的方法不同EPROM又可分为两种，即紫外线擦洗的EPROM(Ultraviolet EPROM),简称UVEPROM；电擦洗的EPROM(Electrically EPROM),简称E2PROM(或称电改写的ROM，即Electrically Alterable ROM,简称EAROM)。第3章 半导体存储器 UVEPROM常作微型机的标准程序存储器或专用程序存储器
29、，擦洗时需要将器件从系统上拆卸下来，并在紫外光下照射才能擦掉信息，使用不太方便。E2PROM是一种可用电信号进行清除的PROM，清除时不必将器件从系统上拆卸下来，一次可以擦一个字，也可以立刻全擦去，而后又可以用电信号对新的数据重新进行写入。E2PROM用电信号擦去信息的时间为若干毫秒，比UVEPROM的擦去时间要快得多。但是，尽管如此，要想用E2PROM 直接作为非挥发性RAM还嫌慢得多。此外，E2PROM写入数据的次数总是有限的，典型值为 104106，因而将E2PROM直接作为非挥发性存储器使用也感不便。第3章 半导体存储器 3.3.2 EPROM基本存储电路基本存储电路 图 3.15 N
30、沟FAMOS管的结构 源 N+N+漏基片SiO2浮栅控制栅第3章 半导体存储器 图 3.16 浮栅积存电荷与阈值关系 控制栅漏源浮栅0VT1VT0漏极电流浮栅无积存电荷浮栅有积存电荷栅极电压第3章 半导体存储器 3.3.3 只读存储器典型产品举例只读存储器典型产品举例 1.Intel 2716 UVEPROM存储器 Intel 2716 是N沟FAMOS器件，有 24 个管脚，存储容量为 16 K位，即 2 K个字，每字 8 位。电源电压为单一+5 V，编程电压VPP在编程时为 25 V，其余时间保持+5V。16 K位基本存储电路排列成 128128 的阵列。它们被分成 8 个 16128 的
31、矩阵。每个 16128 的矩阵都代表 2048 个字中的某一位，2716 中一位的结构框图示于图 3.17。其中高位地址信号A4A10用来确定128 行中的一行，低位地址信号A0A3用来控制 16 根位线。第3章 半导体存储器 数据输出缓冲器读出放大器数据输入缓冲器列地址译码器输入缓冲器输入缓冲器行地址译码器Y0Y1Y2Y15Y14A10A5A4A0A1A3OEVPPCE/PGMON16128存储矩阵X0X1X127图 3.17 2716 一位的结构框图第3章 半导体存储器 图 3.18 2716 的引脚排列 123456789101112242322212019181716151413A7A
32、6A5A4A3A2A1A0O0O1O2GNDVCCA8A9VPPOEA10CE/PGMO7O6O5O4O3 A0A10 地址输入 CE/PGM 芯片开放/编程 OE 输出开放 O0O7 数据输出第3章 半导体存储器 表表 3.1 Intel 2716 的工作方式选择的工作方式选择 第3章 半导体存储器 表表 3.2 微型机中常用的微型机中常用的UVEPROM 第3章 半导体存储器 2.Intel 2816 E2PROM存储器存储器 图 3.19 Intel 2816 的管脚配置 28162K8VDD+5VVPPOECEA0A10I/O0I/O7第3章 半导体存储器 表表 3.3 2816 工作
33、方式选择条件工作方式选择条件 第3章 半导体存储器 3.3.4 闪速存储器闪速存储器 表表 3.4 Flash与传统存储技术的主要特性比较与传统存储技术的主要特性比较 第3章 半导体存储器 1.作为可更新的代码存储器作为可更新的代码存储器 例如，以分块结构为特征的Intel 28F001BX(1 Mb)、28F200BX(2 Mb)、28F400BX(4 Mb)启动块闪速器件产品已在嵌入式微机的代码存储器中得到广泛应用。启动块式闪速存储器产品一般分为“启动块”、“参数块”和“主块”。其中“启动块”可存储启动系统所需的启动代码；“参数块”则用来存储产品代码、系统设置参数以及需经常更新的代码，如诊
34、断程序等；“主块”用来存放主要操作代码。第3章 半导体存储器 2.作为固态大容量存储器作为固态大容量存储器 例如，Intel 28F008SA为 8 Mb(兆位)的闪速文件存储器器件，采用先进的 40 引线薄膜微型封装或 44 引线塑料微型封装，多用在手持机或笔记本电脑中，用来存放操作系统或用户程序，也可用来存放文件和可移植程序。存储在闪速文件存储器中的程序插入系统后可直接执行，非常方便。第3章 半导体存储器 3.用作固态盘用作固态盘 DRAM作为可直接执行的存储器，指令代码和数据需要经常在DRAM和磁盘间来回交换，这就减慢了系统的运行速度。若用闪速存储器替代硬磁盘(称为固态盘，当前已有 20
35、 Mb容量，不久将有 40 Mb、80 Mb、120 Mb容量)，则指令和数据仍可被交换到DRAM，但却以较快的速度(闪速存储器平均读取时间为 70 ns，比硬盘快 10 万倍)进行。如果再用SRAM替代DRAM，执行速度还会更快。用“闪速存储器+SRAM”替代“硬盘+DRAM”的好处更重要的还在于闪速存储器具有就地执行(XIP:executeInPlace)的功能。存储在闪速存储器中的指令可直接被CPU执行，执行结果也可直接写到闪速存储器中。只有当需要最快的存储器访问速度以及字节可变的计算密集的操作时，才使用SRAM。此外，通过使用压缩技术，可提供2 1 的压缩比，闪速存储器可获得更大的有效
36、存储空间。第3章 半导体存储器 3.4 高速缓冲存储器高速缓冲存储器Cache 图 3.20 高速缓冲存储器与内存CPU的关系 CPU内存高速缓存控制逻辑第3章 半导体存储器 3.4.1 高速缓冲存储器的编址和读高速缓冲存储器的编址和读/写操作写操作 DATA1DATA2页面地址MAR0页1页127页MDR01225515981 0CDR相等？失败选择位MM命中CacheCARCPU单字宽多字宽CPU数据总线地址字段数据字段171616有效位数据地址对AD地址总线图 3.21 高速缓冲存储器结构框图第3章 半导体存储器 1.Cache的读数操作的读数操作 CPU通过地址总线发出 16 位地址信
37、号送入CAR，其中CAR8CAR1 用来选择Cache中 256 个字中的一个，取出地址数据对。接下来由cache控制逻辑将CAR15CAR9 与取出地址数据对中的页面地址进行比较。若二者相等称为命中。根据CAR0 是 1 还是 0 来决定是取出DATA1 还是取出DATA2。若该次读数操作命中，则打开Cache数据寄存器CDR的开关，把数据置入CDR，再送CPU数据总线上供CPU使用。显然命中时的读数操作与内存无关。如果CPU发出地址的高 7 位(即CAR15CAR9)与取出AD对中的页面地址不相符，表明Cache中取出的AD对中数据不是CPU要取的地址单元中的数据，没有命中，即从Cache
38、中读数操作失败。这时由失败信号打开两个开关，一个用于使CPU将要访问的地址送内存地址寄存器MAR(Memory Address Register),取出所访问的字，另一个开关用来启动Cache控制逻辑，以便清除缓存中旧页面的内容，并将包含所访问字的页面调入Cache中，实现页面更新。第3章 半导体存储器 2.Cache的写数操作的写数操作 Cache写数操作命中与否的判断过程与读数操作相同。如果CPU访问Cache命中，有两种处理方式，一种是在向Cache写数据的同时，把相同的数据也写到内存中去。这种写方式常称为写通；另一种是只写入缓存，不写入内存。这需要利用标志位进行标记，直到需要淘汰包含该
39、字的页面时，再更新该字所对应的主存单元内容。显然，前一种处理方式简单，但当需要多次更新Cache中一个字时，也必须同时多次更新内存单元的内容，产生多余的操作，降低了CPU的工作效率。如果CPU访问 Cache未命中而失败，则把CPU要写的内容直接写入内存，同时更新Cache中的内容。第3章 半导体存储器 3.4.2 Cache存储器的映象功能存储器的映象功能 1.直接映象方式直接映象方式 在直接映象方式中，将内存储器地址空间分成大小相等的若干页，使每页的容量与Cache的容量相等，内存的页内地址与Cache体内地址一一对应，内存的页面地址则由Cache中的标记域表示，如图 3.20 例中那样。
40、这种内存储器地址映象到唯一的一个Cache存储单元的方式称为直接映象方式。显然，这种映象方式简单，可在比较判断页面地址是否命中的同时，直接按页内地址访问Cache，因而，访问速度较快。然而，由于一个存储单元只对应一个Cache单元，当内存容量与Cache容量相差悬殊(即页太小，页数太多)时，常会发生页冲突，使命中率降低。解决办法是使Cache容量增加，内存页数减少。第3章 半导体存储器 2.N路相联映象路相联映象 N路相联映象方式是把Cache存储器的数据存储部分分成若干体，目前多分为 2 个体或 4 个体，且内存储器的页与Cache的体大小相等。这样，具有相同页内地址的内存单元，可以映象到多
41、个Cache存储体中的相应单元里，构成了N路相联映象方式。显然，Cache的容量越大，分得的体数越多，页冲突越少，CPU访问Cache的命中率也越高。但是，这会使Cache的控制及其电路较复杂。当Cache的体数为 1 时，即为直接映象方式。第3章 半导体存储器 图 3.22 80486 高速缓冲存储器结构 1LRU有效3有效/LRU块Way 0Way 1Way 2Way 3Way 0Way 1Way 2Way 3标记块数据块标记21311116字节高速缓冲存储器行150m集012125n126127标记域索引域字节选择2174匹配标记3111104 304第3章 半导体存储器 3.4.3 C
42、ache内容的替换内容的替换 1.直接映象方式的直接映象方式的Cache内容替换内容替换 若CPU执行一次读操作命中，则Cache命中单元所存数据内容及其标记字均保持不变。若CPU执行一次读操作未命中，则CPU便直接访问内存，将内存数据读入CPU的同时，也写入Cache中，并修改标记，以便对Cache内容进行替换。若CPU执行一次写操作命中(CPU要写入单元的页面地址与Cache中对应标记内容一致)，Cache与内存单元内容同时修改，但标记内容不变。若CPU执行一次写操作未命中，一方面要同时修改Cache与内存单元内容，另一方面还要修改Cache中对应的标记，使其与被写入的内存单元的页面地址相等。第3章 半导体存储器 2.N路相联映象方式的路相联映象方式的Cache内容替换内容替换 在这种映象方式下，常用的Cache内容替换方式称为“最近最少使用替换法(LRU:Least Recently Used)”。由于内存中一个单元的内容可以同时映象到Cache中多个不同体中的相应单元内，Cache中到底哪个体中对应单元保存的是较新数据，要设置相应的LRU位加以指示。当一次读操作不命中时，可用硬件通过对LRU位测试，判断出最近最少使用的单元，并对它进行数据内容的替换操作，重新建立标记字及LRU的指向。
