1、1第3章 Verilog HDL程序设计语句和描述方式 3.1 数据流建模3.2 行为级建模 3.3 结构化建模 本章小结2在数字电路中，输入信号经过组合逻辑电路传到输出时类似于数据流动，而不会在其中存储。可以通过连续赋值语句这种特性进行建模，这种建模方式通常被称为数据流建模。3.1 数数据据流流建建模模3Verilog HDL语言中的数据流建模方式是比较简单的行为建模，它只有一种描述方式，即通过连续赋值语句进行逻辑描述。最基本的语句是由assign关键词引导的。对于连续赋值语句，只要输入端操作数的值发生变化，该语句就重新计算并刷新赋值结果，通常可以使用连续赋值语句来描述组合逻辑电路，而不需要
2、用门电路和互连线。连续赋值的目标类型主要是标量线网和向量线网两种，标量线网如“wire a,b;”，向量线网如“wire 3:0a,b;”。连续赋值语句只能用来对连线型变量进行驱动，而不能对寄存器型变量进行赋值，它可以采取显式连续赋值语句和隐式连续赋值语句两种赋值方式。41.显式连续赋值语句显式连续赋值语句显式连续赋值语句的语法格式如下：；assign#=Assignment expression；这种格式的连续赋值语句包含两条语句：第一条语句是对连线型变量进行类型说明的语句；第二条语句是对这个连线型变量进行连续赋值的赋值语句。赋值语句是由关键词assign引导的，它能够用来驱动连线型变量，而
3、且只能对连线型变量进行赋值，主要用于对wire型变量的赋值。52.隐式连续赋值语句隐式连续赋值语句隐式连续赋值语句的语法格式如下：#=assignment expression；这种格式的连续赋值语句把连线型变量的说明语句以及对该连线型变量进行连续赋值的语句结合到同一条语句内。利用它可以在对连线型变量进行类型说明的同时实现连续赋值。6上述两种格式中：“net_declaration(连线型变量类型)”可以是除了trireg类型外的任何一种连线型数据类型。“range(变量位宽)”指明了变量数据类型的宽度，格式为msb:lab，缺省时为1位。7“drive_strength(赋值驱动强度)”是可
4、选的，它只能在“隐式连续赋值语句”格式中指定。它用来对连线型变量受到的驱动强度进行指定。它是由“对1驱动强度”和“对0驱动强度”两项组成的，驱动强度的概念在上一章的数据类型中已经说明，比如语句“wire(weak0，strong1)out=in1&in2；”内的“(weak0，strong1)”就表示该语句指定的连续赋值对连线型变量“out”的驱动强度是：赋“0”值时的驱动强度为“弱(weak)”，而赋“1”值时的驱动强度为“强(strong)”。如果在格式中缺省了“赋值驱动强度”这一项，则驱动强度默认为(strong1，strong0)。8“delay(延时量)”项也是可选的，它指定了赋值表
5、达式内信号发生变化时刻到连线型变量取值被更新时刻之间的延时时间量。其语法格式如下：#(delay1，delay2，delay3)其中，delay1、delay2、delay3都是一个数值，其中的“delay1”指明了连线型变量转移到“1”状态时的延时值(称为上升延时)；“delay2”指明了连线型变量转移到“0”状态时的延时值(称为下降延时)；“delay3”指明了连线型变量转移到“高阻Z”状态时的延时值(称为关闭延时)。9例3.1-1 显式连续赋值语句举例。module example1_assignment(a,b,m,n,c,y);input3:0 a,b,m,n;output3:0 c
6、,y;wire3:0 a,b,m,n,c,y;assign y=m|n;assign#(3,2,4)c=a&b;endmodule10该例中包含了两个显式赋值语句，分别用来实现组合逻辑中的“或”和“与”逻辑，其赋值目标是连线型变量c和y，它们的位宽都为4位。连续赋值语句指定用表达式“m|n”和“a&b”的取值分别对连线型变量y和c进行连续驱动。其中，“assign y=m|n;”没有指定延时量；而“assign#(3,2,4)c=a&b;”指定的延时量为“(3,2,4)”，它指明了从信号a或b发生变化时刻到变量c被更新时刻之间的延时时间量，即上升延时为3个时间单位，下降延时为2个时间单位，关闭
7、延时为4个时间单位。11由于是显式赋值语句，因此并未出现“驱动强度”这一项，所以连线型变量y和c受到的驱动强度默认都是“(strong1，strong0)”。例3.1-2 隐式连续赋值语句的举例。module example2_assignment(a,b,m,n,c,y,w);input3:0 a,b,m,n;output3:0 c,y,w;12 wire3:0 a,b,m,n;wire3:0 y=m|n;wire3:0#(3,2,4)c=a&b;wire(strong0,weak1)3:0#(2,1,3)w=(ab)&(mn);endmodule由该例可以看出，在对y和c这两个变量进行隐式
8、赋值后，其实现的组合逻辑功能与例3.1-1当中的显式赋值语句所实现的功能相同。13另外，在对变量w进行隐式赋值时多了一个驱动强度的定义，对于变量w：赋“0”值时的驱动强度较强，为strong；赋“1”值时的驱动强度较弱，为weak。比如，当0和1共同驱动变量w时，由于0定义的驱动强度较强，所以w为0。143.连续赋值语句使用中的注意事项连续赋值语句使用中的注意事项(1)赋值目标只能是线网类型(wire)；(2)在连续赋值中，只要赋值语句右边表达式任何一个变量有变化，表达式立即被计算，计算的结果立即赋给左边信号(若没有定义延时量)；(3)连续赋值语句不能出现在过程块中；(4)多个连续赋值语句之间
9、是并行关系，因此与位置顺序无关。15(5)连续赋值语句中的延时具有硬件电路中惯性延时的特性，任何小于其延时的信号变化脉冲都将被滤除掉，不会出现在输出端口上。16Verilog HDL支持设计者从电路外部行为的角度对其进行描述，因此行为级建模是从一个层次很高的抽象角度来表示电路的。其目标不是对电路的具体硬件结构进行说明，它是为了综合以及仿真的目的而进行的。在这个层次上设计数字电路更类似于使用一些高级语言(如C语言)进行编程，而且Verilog HDL行为级建模的语法结构与C语言也非常相似。Verilog HDL提供了许多行为级建模语法结构，为设计者的使用提供了很大的灵活性。3.2 行为级建模行为
10、级建模17行为描述常常用于复杂数字逻辑系统的顶层设计中，也就是通过行为建模把一个复杂的系统分解成可操作的若干个模块，每个模块之间的逻辑关系通过行为模块的仿真加以验证。这样就能把一个大的系统合理地分解为若干个较小的子系统，然后再将每个子系统用可综合风格的Verilog HDL模块(门级结构或RTL级、算法级、系统级的模块)加以描述。同时行为建模也可以用来生成仿真测试信号，对已设计的模块进行检测。18图3.2-1 Verilog HDL行为描述中模块的构成框架19表3.2-1 Verilog HDL行为描述语句及其可综合性203.2.1 过程语句过程语句 Verilog HDL中过程块是由过程语句
11、所组成的。过程语句有两种，分别是initial过程语句和always过程语句。1initial过程语句过程语句initial过程语句的语法格式为：initialbegin语句1；语句2；21语句n；endinitial过程块在进行仿真时从模拟0时刻开始执行，它在仿真过程中只执行一次，在执行完一次后该initial过程块就被挂起，不再执行。如果一个模块中存在多个initial过程块，则每个initial过程块都是同时从0时刻开始并行执行的。initial过程块内的多条行为语句可以是顺序执行的，也可以是并行执行的。22Initial过程语句通常用于仿真模块中对激励向量的描述，或用于给寄存器变量赋初
12、值。例3.2-1 用initial过程语句对变量A、B、C进行赋值。module initial_tb1；reg A,B,C;initial begin A=0;B=1;C=0;#100 A=1;B=0;#100 A=0;C=1;23#100 B=1;#100 B=0;C=0;endendmodule在ModelSim仿真环境下的仿真结果如图3.2-2所示。24图3.2-2 例3.2-1中initial语句赋值波形252always过程语句过程语句从语法描述角度而言，相对于initial过程语句，always过程语句的触发状态是一直存在的，只要满足always后面的敏感事件列表，就执行语句块。
13、其语法格式是：always()语句块;其中，敏感事件列表就是触发条件，只有当触发条件满足时，其后的语句块才能被执行。即当该列表中变量的值改变时，就会引发块内语句的执行。因此，敏感信号列表中应列出影响块内取值的所有信号。若有两个或两个以上信号，则它们之间可以用“or”连接，也可以用逗号“,”连接。敏感信号可以分为两种类型：26一种为边沿敏感型，一种为电平敏感型。对于时序电路，事件通常是由时钟边沿触发的。为表达边沿这个概念，Verilog HDL提供了posedge和negedge两个关键字分别描述信号的上升沿和下降沿。例如：(a)/当信号a的值发生改变时(a or b)/当信号a或信号b的值发生
14、改变时(posedge clock)/当clock的上升沿到来时(negedge clock)/当clock的下降沿到来时(posedge clk or negedge reset)/当clk的上升到来或reset信号的下降沿到来时273过程语句使用中的注意事项过程语句使用中的注意事项过程语句具有很强的功能，Verilog HDL大多数高级程序语句都是在过程中使用。它既可以描述时序逻辑电路也可以描述组合逻辑电路。采用过程语句进行程序设计时，Verilog HDL有一定的设计要求和规范。在信号的定义形式方面，无论是对时序逻辑电路还是对组合逻辑电路进行描述，Verilog HDL要求在过程语句(i
15、nitial和always)中，被赋值信号必须定义为“reg”类型。28在敏感事件列表方面，这是Verilog HDL语言中的一个关键性设计，如何选取敏感事件作为过程的触发条件，在Verilog HDL程序中有一定的设计要求：(1)采用过程语句对组合电路进行描述时，需要把全部的输入信号列入敏感信号列表。(2)采用过程语句对时序电路进行描述时，需要把时间信号和部分输入信号列入敏感信号列表。29例3.2-2 用initial语句产生测试信号。module initial_tb2；reg S1;/被赋值信号定义为“reg”类型initialbeginS1=0;#100S1=1;#200S1=0;#5
16、0S1=1;#100$finish;endendmodule30例3.2-3 用always语句描述4选1数据选择器。4选1数据选择器是一种典型的组合逻辑电路，其Verilog HDL程序代码如下：module mux4_1(out,in0,in1,in2,in3,sel);output out;input in0,in1,in2,in3;input1:0 sel;reg out;/被赋值信号定义为“reg”类型always(in0 or in1 or in2 or in3 or sel)/敏感信号列表31 case(sel)2b00:out=in0;2b01:out=in1;2b10:out
17、=in2;2b11:out=in3;default:out=2bx;endcaseendmodule上例是一个always块引导的电平触发事件。只要任意时刻有一个敏感信号列表里的信号发生变化都会执行后面的case语句。32例3.2-4 用always语句描述同步置数、同步清零计数器。module counter1(out,data,load,reset,clk);output7:0 out;input7:0 data;input load,clk,reset;reg7:0 out;always(posedge clk)/clk上升沿触发 begin if(!reset)out=8h00;/同步
18、清零，低电平有效33 else if(load)out=data;/同步置数 else out=out+1;endendmodule例中，posedge clk表示以时钟信号clk的上升沿作为触发条件，而敏感信号表达式中没有列出输入信号load、reset，这是因为它们是同步置数、同步清零，这些信号要起作用，必须等待时钟的上升沿到来。34例3.2-5 用always过程语句描述异步清零计数器。module counter2(clear,clk,out);output7:0 out;input clk,clear;reg7:0 out;always(posedge clk or negedge
19、clear)/clk上升沿和clear低电平清零有效 begin if(!clear)/异步清零 out=0;35 else out=out+1;endendmodule例中，敏感事件列表中有posedge clk和negedge clear两个敏感事件。当negedge clear出现时过程语句也会执行，这是对异步电路的一种直观描述，Verilog HDL综合工具将会把这个代码综合成异步清零的电路，所选择的器件和连接关系与例3.2-4的结果完全不同。363.2.2 语句块语句块在Verilog HDL过程语句的使用中，当语句数超过一条时，需要采用语句块。语句块就是由块标识符begin-end
20、或fork-join界定的一组行为描述语句。语句块就相当于给块中的这组行为描述语句进行打包处理，使之在形式上与一条语句相一致。语句块的具体功能是通过语句块中所包含的描述语句的执行而得以实现的。当语句块中只包含一条语句时，可以直接写这条语句，此时块标识符可以缺省。37语句块包括串行语句块(begin-end)和并行语句块(fork-join)两种。1.串行语句块串行语句块串行语句块采用的是关键字“begin”和“end”，其中的语句按串行方式顺序执行，可以用于可综合电路程序和仿真测试程序。其语法格式是：begin:块名块内声明语句；38语句1；语句2；语句n；end其中，块名即该块的名字，当块内
21、有变量时必须有块名，否则在编译时将出现语法错误。块内声明语句是可选的，可以是参数说明语句、integer型变量声明语句、reg型变量声明语句、time型变量声明语句和事件(event)说明语句。39串行语句块的特点：(1)串行语句块中的每条语句依据块中的排列次序逐条执行。块中每条语句给出的延迟时间都是相对于前一条语句执行结束的相对时间。(2)串行语句块的起始执行时间就是串行语句块中第一条语句开始执行的时间；串行语句块的结束时间就是块中最后一条语句执行结束的时间。402.并行语句块并行语句块并行语句块采用的是关键字“fork”和“join”，其中的语句按并行方式执行，只能用于仿真测试程序，不能用
22、于可综合电路程序。其语法格式是：fork:块名块内声明语句；语句1；语句2；41语句n；join并行语句块的特点：(1)块内语句是同时执行的，即程序流程控制一进入到该并行语句块，块内语句则同时开始执行。(2)块内每条语句的延迟时间是相对于程序流程控制进入到块内的仿真时间的。423.语句块的使用语句块的使用例3.2-6 分别采用串行语句块和并行语句块产生图3.2-3中的信号波形。43图3.2-3 信号波形图44(1)采用串行语句块的Verilog HDL仿真程序代码：module wave_tb1;reg wave;parameter T=10;initial beginwave=0;#Twav
23、e=1;#Twave=0;45#Twave=1;#Twave=0;#Twave=1;endendmodule(2)采用并行语句块的Verilog HDL仿真程序代码：module wave_tb2;reg wave;parameter T=10;initial46 fork wave=0;#Twave=1;#(2*T)wave=0;#(3*T)wave=1;#(4*T)wave=0;#(5*T)wave=1;joinendmodule47从该例子可以看到，采用串行语句块和并行语句块都可以产生相同的测试信号，具体采用哪种语句进行设计主要取决于设计者的习惯。需要说明的是，在对于电路的描述性设计中，
24、部分综合工具不支持并行语句块，因此主要采用串行语句块进行设计。48表3.2-2 串行语句块和并行语句块的对比493.2.3 过程赋值语句过程赋值语句过程块中的赋值语句称为过程赋值语句。过程性赋值是在initial语句或always语句内的赋值，它只能对寄存器数据类型的变量赋值。对于多位宽的寄存器变量(矢量)，还可以只对其中的某一位或某几位进行赋值。对于存储器类型的，则只能通过选定的地址单元，对某个字进行赋值。还可以将前述各类变量用连接符拼接起来，构成一个整体作为过程赋值语句的左端。50过程赋值语句有阻塞赋值语句和非阻塞赋值语句两种。1.阻塞赋值语句阻塞赋值语句阻塞赋值语句的操作符号为“=”，其
25、语法格式是：变量=表达式；例如：b=a;当一个语句块中有多条阻塞赋值语句时，如果前面的赋值语句没有完成，则后面的语句就不能被执行，仿佛被阻塞了一样，因此称为阻塞赋值方式。51阻塞赋值语句的特点：(1)在串行语句块中，各条阻塞赋值语句将按照排列顺序依次执行；在并行语句块中的各条阻塞赋值语句则同时执行，没有先后之分。(2)执行阻塞赋值语句的顺序是，先计算等号右端表达式的值，然后立刻将计算的值赋给左边的变量，与仿真时间无关。522.非阻塞赋值语句非阻塞赋值语句非阻塞赋值语句的操作符号为“=”，其语法格式是：变量=表达式；例如：b=a;如果在一个语句块中有多条非阻塞赋值语句，则后面语句的执行不会受到前
26、面语句的限制，因此称为非阻塞赋值方式。非阻塞赋值语句的特点：53(1)在串行语句块中，各条非阻塞赋值语句的执行没有先后之分，排在前面的语句不会影响到后面语句的执行，各条语句并行执行。(2)执行非阻塞赋值语句的顺序是，先计算右端表达式的值，然后等待延迟时间的结束，再将计算的值赋给左边的变量。阻塞赋值语句和非阻塞赋值语句可以用于数字逻辑电路设计和测试仿真程序中。在数字逻辑电路设计中，阻塞赋值语句和非阻塞赋值语句对于电路的描述差别很大。使用不同的赋值语句，产生的电路可能差异很大。54例3.2-7 试分析下面两段Verilog HDL程序所描述的电路结构。程序(1)：module block1(din
27、,clk,out1,out2);input din,clk;output out1,out2;reg out1,out2;always(posedge clk)begin55out1=din;out2=out1;endendmodule程序(2)：module non_block1(din,clk,out1,out2);input din,clk;output out1,out2;reg out1,out2;56always(posedge clk)beginout1=din;out2=out1;endendmodule57在这两个程序中，基本描述相同，不同的是程序(1)采用了阻塞赋值语句，而
28、程序(2)采用了非阻塞赋值语句。在执行阻塞赋值语句的过程中，din的值先传给out1，然后out1的值再传给out2，等价于：out1=din;out2=din;因此，程序(1)描述了一个寄存器，其电路结构如图3.2-4所示。58图3.2-4 程序(1)的电路结构59在执行非阻塞赋值语句的过程中，din的值传给out1，同时out1的值传给out2。因此，程序(2)描述了2个寄存器，其电路结构如图3.2-5所示。60图3.2-5 程序(2)的电路结构61如果采用阻塞赋值语句描述图3.2-5所示电路，则其Verilog HDL 程序代码是：module block2(din,clk,out1,o
29、ut2);input din,clk;output out1,out2;reg out1,out2;always(posedge clk)beginout2=out1;62out1=din;endendmodule可以看到，这两种赋值语句在Verilog HDL程序设计中的方式是不一样的，因此在使用时要仔细考虑电路的结构，选用合适的赋值方式。再举一个较为复杂的例子，帮助进一步理解阻塞赋值语句和非阻塞赋值语句的使用技巧。63例3.2-8 试分析下面两段Verilog HDL程序所描述的电路结构。程序(1)：module block3(a,b,c,clk,sel,out);input a,b,c,
30、clk,sel;output out;reg out,temp;always(posedge clk)begin64temp=a&b;if(sel)out=temp|c;elseout=c;endendmodule程序(2)：module non_block2(a,b,c,clk,sel,out);input a,b,c,clk,sel;output out;reg out,temp;65always(posedge clk)begintemp=a&b;if(sel)out=temp|c;elseout=c;endendmodule66程序(1)和程序(2)分别采用了阻塞赋值语句和非阻塞赋值语
31、句，所对应的电路分别如图3.2-6和图3.2-7所示。程序(2)采用非阻塞赋值语句，实际上产生的是两级流水线的设计。虽然采用这两种语句的逻辑功能相同，但是电路的时序和形式差异很大，这一点也是初学者应该注意的地方。67图3.2-6 程序(1)的电路结构68图3.2-7 程序(2)的电路结构693.2.4 连续赋值语句连续赋值语句连续赋值是过程性赋值的一种方式，可以在always和initial过程语句中对连线型和寄存器型变量类型进行赋值操作。在Verilog HDL中，连续赋值语句有两种类型：赋值、重新赋值语句(assign、deassign)和强制、释放语句(force、release)。值得
32、注意的是，连续赋值不能够对寄存器型变量进行位操作，例如“assign c1=1;”语句将会出现错误。701.赋值语句和重新赋值语句赋值语句和重新赋值语句赋值语句和重新赋值语句采用的关键字是“assign”和“deassign”，语法格式分别是：assign =；和deassign；赋值语句只能用于对寄存器型变量赋值，而不可用于对连线型变量赋值；重新赋值语句用于释放assign对寄存器型变量的连续赋值，作用后，该寄存器变量仍将保持deassign语句执行前的原有取值。也就是说，使用assign给寄存器型变量赋值之后，这个值将一直保持在这个寄存器上，直至遇到deassign。71例3.2-9 使用
33、assign和deassign设计异步清零D触发器。module assign_dff(d,clr,clk,q);input d,clr,clk;output q;reg q;always(clr)begin if(!clr)72 assign q=0;/时钟沿到来时，d的变化对q无效 else deassign q;endalways(negedge clk)q=d;endmodule73该例中，如果clr为0，则assign赋值语句使q清0。此时，不管时钟和d如何变化，对q都没有影响。如果clr变为1，deassign重新赋值语句被执行；这就使得assign强制赋值方式被取消，以后clk将
34、能够对q产生影响。对于deassign语句，是一条撤销连续赋值的语句。执行后，原来由assign语句对变量进行的连续赋值操作将失效，寄存器变量被连续赋值的状态将解除。742.强制语句和释放语句强制语句和释放语句强制语句和释放语句采用的关键字是“force”和“release”，可以对连线型和寄存器型变量进行赋值操作，“force”语句的优先级高于“assign”语句。语法格式分别是：force =；和release；当force语句对寄存器型变量赋值时，变量的当前值被force覆盖，因而限制了其它驱动源的作用，75直至遇到release(释放语句，作用类似于deassign)语句，变量才可以被
35、释放，被重新赋值。这种语句主要用于Verilog HDL仿真测试程序中，便于对某种信号进行临时性的赋值和测试。76例3.2-10 force和release使用例程。module force_release(a,b,out);input a,b;output out;wire out;and#1(out,a,b);initial begin77 force out=a|b;#5;release out;endendmodulemodule release_tb;reg a,b;wire out;force_release U1(a,b,out);78 initial begin a=1;b=0
36、;endendmodule例中force语句是对连线型变量out进行赋值操作，在执行测试模块时，在0时刻，主模块中的门级模块(两输入与门)的引用语句和initial语句同时执行，所以force语句强制生效，因此，out的值为1(out=a|b)，而不是0(out=a&b)；在第5时间单位时刻，79由于执行release语句，因此中止了force语句的连续赋值作用，此时恢复了门级模块的引用，out的值为0(out=a&b)。803.2.5 条件分支语句条件分支语句Verilog HDL的条件分支语句有两种：if条件分支语句和case条件分支语句。1if条件分支语句条件分支语句if条件分支语句就是
37、判断所给的条件是否满足，然后根据判断的结果来确定下一步的操作。条件语句只能在initial和always语句引导的语句块(begin-end)中使用，模块的其它部分都不能使用。if条件分支语句有三种形式：81形式1：if(条件表达式)语句块；形式2：if(条件表达式)语句块1；else语句块2；形式3：if(条件表达式1)82语句块1；elseif(条件表达式2)语句块2；elseif(条件表达式i)语句块i；else语句块n；83形式1中，当条件表达式成立(逻辑值为1)时，执行后面的语句块；当条件表达式不成立时后面的语句块不被执行。例如：if(ab)out=din;表示当ab时，out为di
38、n。形式2中，当条件表达式成立时，执行后面的语句块1，然后结束条件语句的执行；当条件表达式不成立时，执行else后面的语句块2，然后结束条件语句的执行。84例3.2-11 if-else使用例程(1)。module mux2_1(a,b,sel,out);input a,b,sel;output out;reg out;always(a,b,sel)beginif(sel)out=a;elseout=b;endendmodule85当sel为真(1)时，输出端out得到a的值；当sel为假(0)时，输出端out得到b的值。这是一个典型的二选一的数据选择器。形式3是多路选择控制，执行的过程是：首
39、先判断条件表达式1，若为真则执行语句块1，若为假则继续判断条件表达式2，然后再选择是否执行语句块2，依此类推。从条件表达式1到条件表达式n的排列顺序，可以看出这种形式的条件语句是分先后次序的，本身隐含着一种优先级关系。在实际使用中，有时就需要利用这一特性来实现优先级控制，但有时则要注意避免它给不需要优先级的电路设计带来的影响。86例3.2-12 if-else使用例程(2)。module compare_a_b(a,b,out);input a,b;output 1:0out;reg 1:0out;always(a,b)beginif(ab)out=2b01;else if(a=b)out=2
40、b10;87elseout=2b11;endendmodule该例中，首先判断a是否大于b，然后判断a是否等于b，蕴含了优先级的特性，这种特性会在综合后的电路中体现出来。在if语句中允许一个或多个if语句的嵌套使用，其语法格式是：if(条件表达式1)if(条件表达式2)/内嵌的if语句语句块1；88else 语句块2；elseif(条件表达式3)/内嵌的if语句语句块3；else 语句块4；注意，三种形式的if语句在if后面都有“表达式”，一般为逻辑表达式或关系表达式。系统对表达式的值进行判断，若为0、x、z，则按“假”处理；若为1，则按“真”处理，执行指定的语句块。例如：89if(a)等价于
41、 if(a=1)if(!a)等价于 if(a!=1)902case条件分支语句条件分支语句相对于if语句只有两个分支而言，case语句是一种可实现多路分支选择控制的语句，比if-else条件语句更为方便和直观。一般的，case语句多用于多条件译码电路设计，如描述译码器、数据选择器、状态机及微处理器的指令译码等。case语句的语法格式是：case(控制表达式)值1：语句块1值2：语句块291值n：语句块ndefault：语句块n+1endcasecase语句的执行过程是：当case语句中控制表达式的值与值1相同时，执行语句块1；当控制表达式的值与值2相同时，执行语句块2；依此类推，如果控制表达式
42、的值与上面列出的值1到值n都不相同，则执行default后面的语句块n+1。92当用case语句对控制表达式和其后的值进行比较时，必须是一种全等比较，必须保证两者的对应位全等。case分支语句的真值表如表3.2-3所示。93表3.2-3 case分支语句的真值表94注意：(1)值1到值n必须各不相同，一旦判断到与某值相同并执行相应语句块后，case语句的执行便结束。(2)如果某几个连续排列的值项执行的是同一条语句，则这几个值项间可用逗号间隔，而将语句放在这几个值项的最后一项中。(3)default选项相当于if-else语句中的else部分，可依据需要用或者不用，当前面已经列出了控制表达式的所
43、有可能值时，default可以省略。(4)case语句的所有表达式的值的位宽必须相等，因为只有这样，控制表达式和分支表达式才能进行对应位的比较。95例3.2-13 用case语句描述BCD数码管译码。module BCD_decoder(out,in);output6:0out;input3:0in;reg 6:0out;always(in)begin case(in)4d0:out=7b1111110;964d1:out=7b0110000;4d2:out=7b1101101;4d3:out=7b1111001;4d4:out=7b0110011;4d5:out=7b1011011;4d6:
44、out=7b1011111;4d7:out=7b1110000;4d8:out=7b1111111;4d9:out=7b1111011;97default:out=7bx;endcaseendendmoduleBCD数码管及其真值表如图3.2-8所示。在使用case语句时，应包含所有的状态，如果未包含完全，那么缺省项必须写出，否则将产生锁存器，这在同步时序电路设计中是不允许的。98图3.2-8 BCD数码管及其真值表99例3.2-14 case语句的使用例程。程序(1)：会产生锁存器的case语句。module latch_case(a,b,sel,out);input a,b;input 1
45、:0sel;output out;reg out;always(a,b,sel)case(sel)2b00:out=a;100 2b11:out=b;endcaseendmodule程序(2)：不会产生锁存器的case语句。module non_latch_case(a,b,sel,out);input a,b;input 1:0sel;output out;reg out;always(a,b,sel)101 case(sel)2b00:out=a;2b11:out=b;default:out=0;endcaseendmodule除了case分支语句以外，还有casez、casex这两种功能
46、类似的条件分支语句，相应的真值表如表3.2-4所示。102表3.2-3(a)casez分支语句的真值表 表3.2-4(b)casex分支语句的真值表103casez与casex语句是case语句的两种特殊形式，三者的表示形式完全相同，唯一的差别是三个关键词case、casez、casex的不同。在casez语句中，如果比较的双方(控制表达式与值项)有一边的某一位的值是z，那么这一位的比较就不予考虑，即认为这一位的比较结果永远是真，因此只需关注其它位的比较结果。而在casex语句中，则把这种处理方式进一步扩展到对x的处理，即如果比较的双方(控制表达式与值项)有一边的某一位的值是z或x，那么这一位
47、的比较就不予考虑。1043.2.6 循环语句循环语句Verilog HDL中规定了四种循环语句，分别是forever、repeat、while和for循环语句。与条件分支语句一样，循环语句也是一种高级程序语句，多用于测试仿真程序设计。1forever循环语句循环语句关键字“forever”所引导的循环语句表示永久循环。在永久循环中不包含任何条件表达式，只执行无限循环，直至遇到系统任务$finish。如果需要从forever循环中退出，则可以使用disable语句。forever语句的语法格式是：105forever 语句或语句块；forever循环语句连续不断地执行后面的语句或语句块，常用来产
48、生周期性的波形，作为仿真激励信号。它与always语句的不同之处在于不能独立写在程序中。forever语句一般用在initial过程语句中，如果在forever语句中没有加入时延控制，forever语句将在0时延后无限循环下去。106例3.2-15 用 forever语句产生时钟信号。module forever_tb;reg clock;initialbegin clock=0;forever#50 clock=clock;endendmodule1072repeat循环语句循环语句关键字“repeat”所引导的循环语句表示执行固定次数的循环，其语法格式是：repeat(循环次数表达式)语句
49、或语句块(循环体)；其中，“循环次数表达式”用于指定循环次数，它必须是一个常数、一个变量或者一个信号。如果循环次数是变量或者信号，则循环次数是循环开始执行时变量或者信号的值，而不是循环执行期间的值。108repeat循环语句的执行过程为：先计算出循环次数表达式的值，并将它作为循环次数保存起来；接着执行后面的语句块(循环体)，语句块执行结束后，将重复执行次数减去一次，再接着重新执行下一次的语句块操作，如此重复，直至循环执行次数被减为0时，结束整个循环过程。109例3.2-16 使用repeat循环语句产生固定周期数的时钟信号。module repeat_tb;reg clock;initialb
50、egin clock=0;repeat(8)clock=clock;endendmodule110例中，循环体所预先制定的循环次数为8次，相应产生4个时钟周期信号。1113while循环语句循环语句关键字“while”所引导的循环语句表示的是一种“条件循环”。while语句根据条件表达式的真假来确定循环体的执行，当指定的条件表达式取值为真时才会重复执行循环体，否则就不执行循环体，其语法格式是：while(条件表达式)语句或语句块；其中，“条件表达式”表示循环体得以继续重复执行时必须满足的条件，它常常是一个逻辑表达式。在每一次执行循环体之前都要对这个条件表达式是否成立进行判断。112while循
