1、第2章 组合逻辑器件与电路2.1 集成逻辑门集成逻辑门2.2 常用常用MSI组合逻辑模块组合逻辑模块2.3 组合逻辑电路分析组合逻辑电路分析2.4 组合逻辑电路设计组合逻辑电路设计*2.5 组合逻辑电路中的竞争与险象组合逻辑电路中的竞争与险象2.1 集集 成成 逻逻 辑辑 门门2.1.1 双极型逻辑门电路双极型逻辑门电路 1.TTL与非门电路与非门电路 (1)电路组成TTL逻辑门电路的基本形式是与非门，其典型电路如图2-1所示，它在结构上可分为输入级、中间级和输出级三个部分。输入级是由多射极晶体管V1和电阻R1组成的一个与门，实现输入逻辑变量A、B、C的“与”运算功能。V1管的电流放大作用，有
2、利于提高V1管从饱和到截止的转换速度。中间级是由V2、R2及R3组成的一个电压分相器。它在V2的发射极与集电极上分别得到两个相位相反的电压，以驱动输出级三极管V4、V5轮流导通。输出级是由V3、V4、V5和R4、R5组成的一个非门。其中V5为驱动管，达林顿复合晶体管V3、V4与电阻R4、R5一起构成了V5的有源负载。输出级采用的推挽结构，使V4、V5轮流导通，输出阻抗较低，有利于改善电路的输出波形，提高电路的负载能力。图 2-1 典型TTL与非门电路2)工作原理图 2-2 输入全为高电平时的工作状态图 2-3 输入有低电平时的工作状态 3)电路功能 如果用逻辑“1”表示高电平(+3.6 V)，
3、用逻辑“0”表示低电平(+0.3V)，则根据前面分析可知，该电路只有当输入变量A、B、C全部都为1时，输出才为0，实现了三变量A、B、C的与非运算：。因此，该电路是一个三输入与非门。ABCF 2集电极开路门和三态门集电极开路门和三态门 1)集电极开路门 集电极开路门简称OC门(Open-Collector Gate)，它是将TTL与非门输出级的倒相器V5管的集电极有源负载V3、V4及电阻R4、R5去掉，保持V5管集电极开路而得到的。由于V5管集电极开路，因此使用时必须通过外部上拉电阻RL接至电源EC。EC可以是不同于UCC的另一个电源。图 2-4 OC门逻辑符号(a)国标符号；(b)惯用符号
4、OC门的逻辑符号如图2-4所示。国标符号中的 表示逻辑门是集电极开路输出。OC门之所以允许输出端直接连在一起，是因为RL的阻值可以根据需要来选取。只要该阻值选择得当，就可保证OC门的正常工作。RL的估算公式如下：REOHOHCLSEOLOLCmInIUERmIIUEminmax其中:n为输出端直接相连的OC门的个数；m为负载门的个数；EC为RL外接电源的电压；UOLmax为输出低电平的上限值；OHmin为输出高电平的下限值；IOL为单个OC门输出低电平时输出管V5所允许流入的最大电流；ISE为负载门的短路输入电流；IOH为OC门输出高电平时由负载电阻流入输出管V5的电流，也称输出漏电流；IRE
5、为负载门输入高电平时的输入电流，也称输入反向漏电流.OC门的有关电压、电流参数可从集成电路手册中查到。例如，某OC门的IOL=16 mA，ISE=1.6 mA，IOH=0.25 mA，IRE=0.05 mA，UOLmax=0.3 V，UOHmin=3.0 V，如果n=4，m=3，EC=5 V，则可计算出RLmin=420，RLmax=1740，即上拉电阻RL的取值范围为420 1740。一般而言，RL越小，速度越高，但功耗也越大，因此需要统一考虑。本例中，如果速度能够满足使用要求，可取RL=1.5 k，以便降低电路的功耗。【例例2-1】用OC门实现逻辑函数 。解解,实现电路如图2-5所示。显然
6、，只有当两个OC门输出都为1时，F才为1。因此，多个OC门输出端连接在一起实现的是“逻辑与”功能。在数字电路中，这种将多个逻辑门输出端直接连在一起实现“逻辑与”功能的方法称为“线与(WiredAND)”。如果逻辑门输出端直接连在一起实现“逻辑或”的功能，则称为“线或(Wired-OR)”。OC门除了可以“线与”连接外，还可以用来驱动感性负载或实现电平转换。例如，在图2-5的电路中，EC=10 V时，F的输出高电平就从3.6 V变成了10 V。CDABCDABFCDABF图 2-5 例2-1电路 2)三态门 三态门也称TS门(ThreeState Gate)，是在TTL逻辑门的基础上增加一个使能
7、端EN而得到的。当EN=0时，TTL与非门不受影响，仍然实现与非门功能；当EN=1时，TTL与非门的V4、V5将同时截止，使逻辑门输出处于高阻状态。因此，三态门除了具有普通逻辑门的高电平（逻辑1）和低电平（逻辑0）两种状态之外，还有第三种状态高阻抗状态，也称开路状态或Z状态。三态门的逻辑符号和真值表分别如图2-6和表2-1所示。国标符号中的倒三角形“”表示逻辑门是三态输出，EN为“使能”限定符，输入端的小圆圈表示低电平有效(有的三态门也可能没有小圆圈，说明EN是高电平有效)。图 2-6 三态门的逻辑符号(a)国标符号；(b)惯用符号表表2-1 三态门的真值表三态门的真值表ENA BF1 高阻0
8、0 0100 1101 0101 10 多个三态门的输出端可以直接相连，但与OC门线与连接明显不同的是，连在一起的三态门必须分时工作，即任何时候至多只能有一个三态门处于工作状态，不允许多个三态门同时工作，如果同时工作，会出现与多个普通TTL逻辑门输出端相连相同样的问题。因此，需要对各个三态门的使能端EN进行适当控制，保证三态门分时工作。三态门在计算机的总线结构中有着广泛的应用。例如，双向数据总线就可以按照图2-7来构成。当控制端E=0时，端三态门工作，上端三态门处于高阻状态，D2线上的数据反相后传至D1线上；当控制端E=1时，上端三态门工作，下端三态门处于高阻状态，D1线上的数据反相后传至D2
9、线上，从而实现了数据的双向传输。图 2-7 双向数据总线 【例2-2】写出图2-8中电路的输出函数表达式，画出对应于图2-9所示输入波形的输出波形。图 2-8 例2-2电路 图 2-9 图2-8中电路的波形 解解 由图2-8可见，当E=0时，上端三态门工作，下端三态门处于高阻状态，；当E=1时，下端三态门工作，上端三态门处于高阻状态，。由此可得F的综合表达式为：，F对应的输出波形如图2-9所示。AF BABAFBAEAEF 3 ECL逻辑门逻辑门 ECL逻辑门是一种采用非饱和型电子开关构成的双极型门电路，作开关用的三极管只工作在截止和放大状态，不进入饱和状态。ECL逻辑门具有以下特点：电路的基
10、本形式为“或/或非门”，有“或/或非”两个互补输出端。使用-5.2 V负电源，输出高电平为-0.8 V，输出低电平为-1.6 V，抗干扰能力弱。将多个ECL逻辑门的“或”输出端直接相连，可实现“线与”功能；将多个ECL逻辑门的“或非”输出端直接相连，可实现“线或”功能。例如将两个3输入端的ECL逻辑门，“或”输出端直接相连时，输出结果为F=(A+B+C)(I+J+K)；将“或非”输出端直接相连时，输出结果为。在各类逻辑门中，工作速度最高，带负载能力较强，但功耗也最大。与TTL等逻辑门混用时，需要专门的逻辑电平转换电路，因此很少混用。KJICBAF2.1.2 CMOS逻辑门电路逻辑门电路 与双极
11、型逻辑电路相比，CMOS逻辑电路具有以下优点：制造工艺简单，集成度和成品率较高，便于大规模集成；工作电源UDD允许变化的范围大，高、低电平分别为UDD和0 V，抗干扰能力强；在电源到地的回路中，总有MOS管截止，功耗特别低；输入阻抗高，一般高达500 M以上，带负载能力强。当前，CMOS逻辑电路已成为与双极型逻辑电路并驾齐驱的另一类集成电路，并且在大规模、超大规模集成电路方面已经超过了双极型逻辑电路的发展势头。1.CMOS非门电路非门电路图 2-10 CMOS非门电路及工作状态(a)电路；(b)工作状态2.CMOS与非门和或非门电路与非门和或非门电路 1)CMOS与非门电路 CMOS与非门电路
12、及工作状态如图2-11所示。电路由四个MOS管组成，V1和V2两个NMOS驱动管串联，V3和V4两个PMOS负载管并联。当输入A、B至少有一个为低电平时，V1、V2中就至少有一管截止，V3、V4中就至少有一管导通，输出为高电平，F=1；当输入A、B均为高电平时，V1和V2都导通，V3和V4都截止，输出为低电平，F=0。所以，该电路实现了与非门的功能，输出F和输入A、B的逻辑关系为。ABF 图 2-11 CMOS与非门电路及工作状态(a)电路；(b)工作状态 2)CMOS或非门电路 CMOS或非门电路及工作状态如图2-12所示，其电路形式刚好和与非门相反，V1和V2两个NMOS驱动管并联，V3和
13、V4两个PMOS负载管串联。当输入A、B 均为低电平时，V1和V2都截止，V3和V4都导通，输出为高电平，因此F=1；当输入A、B中至少有1个为高电平时，V1、V2中至少有1个导通，V3、V4中至少有1个截止，输出为低电平，因此F=0。可见，该电路实现了或非门的功能，输出F和输入A、B的逻辑关系为 。BAF图 2-12 CMOS或非门电路及工作状态(a)电路；(b)工作状态 3.CMOS门电路的构成规律门电路的构成规律 分析复杂的CMOS门电路时，可以不必像前面一样逐个分析电路中各MOS管的通断情况，而可以按照下面的规律判断电路的功能(或构成CMOS门电路)：驱动管串联，负载管并联；驱动管并联
14、，负载管串联。驱动管先串后并，负载管先并后串；驱动管先并后串，负载管先串后并。驱动管相串为“与”，相并为“或”，先串后并为先“与”后“或”，先并后串为先“或”后“与”。驱动管组和负载管组连接点引出输出为“取反”。4 使用使用CMOS集成电路的注意事项集成电路的注意事项 由于CMOS集成电路具有很高的的输入阻抗，所以很容易因感应静电而被击穿。虽然其内部在每一个输入端都加有双向保护电路，但在使用时还是要注意以下几点：采用金属屏蔽盒储存或金属纸包装，防止外来感应电压击穿器件。工作台面不宜用绝缘良好的材料，如塑料、橡皮等，防止积累静电击穿器件。不用的输入端或者多余的门都不能悬空，应根据不同的逻辑功能，
15、分别与UDD（高电位）或USS（低电位）相连，或者与有用的输入端并在一起。输出级所接电容负载不能大于500pF，否则，输出级功率过大会损坏电路。焊接时，应采用20W或25W内热式电烙铁，烙铁要接地良好，烙铁功率不能过大。调试时，所用仪器仪表、电路箱、板都应良好接地。若CMOS电路和信号源使用不同电源，则加电时应先开CMOS电路电源再开信号源，关断时应先关信号源再关CMOS电路电源。严禁带电插、拔器件或拆装电路板，以免瞬态电压损坏CMOS器件。一般在CMOS门电路与TTL逻辑电路混用时，要注意逻辑电平的匹配。2.1.3 集成逻辑门的主要参数集成逻辑门的主要参数图 2-13TTL与非门的电压传输特
16、性 1 电压参数电压参数 1)输出高电平UOH和输出低电平UOL 逻辑门输出管截止时对应的的输出电平称为输出高电平，大约为3.6 V。UOH一般规定为输出高电平的下限，大约为3.2 V。逻辑门输出管饱和时对应的输出电平称为输出低电平，大约为0.3 V。UOL一般规定为输出低电平的上限，大约为0.35 V。如果输出高电平低于3.2 V，就认为高电平不合格；如果输出低电平高于0.35 V，就认为低电平不合格。2)逻辑摆幅U 逻辑门输出高、低电平之差U称为逻辑摆幅。逻辑摆幅越大，抗干扰能力越强。典型TTL逻辑门的逻辑摆幅U=3.6 V-0.3 V=3.3 V。3)开门电平UON和关门电平UOFF 当
17、输出为低电平的上限UOL时，逻辑门所对应的输入电平UON称为开门电平。当输入电压大于UON时，逻辑门处于开通状态。UON的典型值为1.4 V，一般要求小于1.8 V。当输出为高电平的下限UOH时，逻辑门所对应的输入电平UOFF称为关门电平。当输入电压小于UOFF时，逻辑门处于关闭状态。UOFF的典型值为1.0 V，一般要求大于0.8 V。4)抗干扰容限UNL和UNH 关门电平UOFF与输入低电平上限UIL(也就是信号源输出低电平上限UOL)之差称为逻辑门低电平输入时的抗干扰容限UNL，即 UNL=UOFF-UIL (2-2)输入高电平下限UIH(也就是信号源输出高电平下限UOH)与开门电平UO
18、N之差称为逻辑门高电平输入时的抗干扰容限UNH，即 UNH=UIH-UON (2-3)抗干扰容限用来表征逻辑门的抗干扰能力。一旦干扰电平超过抗干扰容限，逻辑门将不能正常工作。通常，UNLUNH，因此，常用UNL作为逻辑门的抗干扰容限。2 电流参数与扇出系数电流参数与扇出系数 1）高电平输出电流IOH和高电平输入电流IIH逻辑门输出端为高电平时可流出的最大电流IOH，称为高电平输出电流，通常为几百微安。逻辑门输入端为高电平时由输入端流入的最大电流IIH，称为高电平输入电流，通常为几十微安。高电平输入电流IIH也称为反向漏电流IRE。IOH和IIH是决定逻辑门输出高电平时带负载能力的重要参数。2）
19、低电平输出电流IOL和低电平输入电流IIL 逻辑门输出端为低电平时可流入的最大电流IOL，称为低电平输出电流，通常为几毫安几十毫安。逻辑门输入端为低电平时由输入端流出的最大电流IIL，称为低电平输入电流，通常为几百微安几毫安。低电平输入电流IIL也称为输入短路电流ISE。IOL和IIL是决定逻辑门输出低电平时带负载能力的重要参数。3)扇出系数NO 逻辑门在正常工作条件下，输出端最多能驱动同类门的数量N0称为扇出系数，它是衡量逻辑门输出端带负载能力的一个重要参数。扇出系数越大，带负载能力越强。逻辑门输出低电平时的扇出系数一般小于输出高电平时的扇出系数。因此，逻辑门的负载能力应以输出低电平时的扇出
20、系数为准。例如，某逻辑门IOL=8 mA，IIL=0.5 mA，IOH=400 A，IIH=20 A，则输出低电平时的扇出系数为NOL=IOL/IIL=80.5=16，输出高电平时的扇出系数为NOH=IOH/IIH=40020=20，即该逻辑门输出高电平时理论上可以驱动20个同类门，输出低电平时理论上只能驱动16个同类门。因此，该逻辑门最多只能接16个同类门，扇出系数NO=16。在实际使用时，还应留有余地。此外，如果某个负载门的n个输入端都接至同一个逻辑门的输出端，那么这个负载门要按照n个门来计算。3关门电阻关门电阻ROFF与开门电阻与开门电阻RON 将逻辑门的一个输入端通过电阻Ri接地，逻辑
21、门的其余输入端悬空，则有电源电流从该输入端流向Ri，并在Ri上产生压降Ui。使Ui=UOFF时的输入电阻Ri称为逻辑门的关门电阻ROFF，使Ui=UON时的输入电阻Ri称为逻辑门的开门电阻RON。当RiROFF时，逻辑门处于关门状态，与非门输出高电平；当RiROFF时，逻辑门不再处于关门状态。当RiRON时，逻辑门处于开门状态，与非门输出低电平；当RiRON时，逻辑门不再处于开门状态。当ROFFRiRON 时，与非门既不处于关门状态也不处于开门状态，输出为不合格电平。典型TTL与非门的关门电阻ROFF约为0.7 k，开门电阻RON约为1.5 k。4 功耗功耗 功耗是指逻辑门消耗的电源功率，常用
22、空载功耗来表征。当输出端空载，逻辑门输出低电平时的功耗PON称为空载导通功耗。当输出端空载，逻辑门输出高电平时的功耗POFF称为空载截止功耗。由于空载导通功耗PON比截止功耗POFF大，因此常用PON表示逻辑门的空载功耗。TTL逻辑门的PON一般不超过50 mW。5 速度速度 逻辑门的工作速度常用平均传输延迟时间tpd来衡量。逻辑门输入端信号变化引起输出端信号变化(均以变化至幅度Um的50%处时起算)所需的平均时间称为逻辑门的平均传输延迟时间tpd。典型TTL与非门的tpd约为10 ns。tpd 越小，逻辑门的工作速度越高。2.1.4 各类逻辑门的性能比较各类逻辑门的性能比较 1 集成逻辑门系
23、列简介 1)TTL门电路系列 TTL门电路分为54(军用)和74(商用)两大系列，每个系列又有若干子系列。例如74系列就有以下子系列：74 标准系列 74L 低功耗系列 74H 高速系列 74S 肖特基系列74LS 低功耗肖特基系列74AS 先进的肖特基系列74ALS 先进的低功耗肖特基系列 表表2-2 TTL74系列各子系列参数对比系列各子系列参数对比各子系列传输延迟（ns/门）功耗（mW/门）扇出系数74 10101074L 3311074H 6221074S 3191074LS 921074AS 1.584074ALS 4120 2)CMOS门电路系列 按照器件编号来分，CMOS门电路可
24、分为4000系列、74C系列和硅-氧化铝系列等三大系列。前两种系列应用很广泛，而硅氧化铝系列因制造工艺成本高，价格昂贵，目前尚未普及。4000系列有若干个子系列，其中以采用硅栅工艺和双缓冲输出的4000B系列最常用。74C系列的功能及管脚设置均与TTL74系列相同，也有若干个子系列。74C系列为普通CMOS系列，74HC/HCT系列为高速CMOS系列，74AC/ACT系列为先进的CMOS系列，其中74HCT和74ACT系列可直接与TTL系列兼容。表2-3 各系列CMOS电路的主要技术参数2.各类逻辑门的性能比较各类逻辑门的性能比较表表2-4 集成逻辑门的性能比较集成逻辑门的性能比较2.1.5
25、正逻辑与负逻辑正逻辑与负逻辑表表2-5 正逻辑与负逻辑的对应关系正逻辑与负逻辑的对应关系2.2 常用常用MSI组合逻辑模块组合逻辑模块 集成逻辑门是组合逻辑电路的基本部件，所有组合逻辑模块都是在逻辑门的基础上集成的。按照每块芯片内集成的逻辑门数目或元件数目的不同，数字集成电路通常划分为小规模集成电路(Small ScaleIntegration Circuit，SSI)、中规模集成电路（Medium Scale Integration Circuit，MSI)、大规模集成电路(Large Scale Integration Circuit，LSI)、超大规模集成电路(Very Large Sc
26、ale Integration Circuit，VLSI)、特大规模集成电路（Ultra LargeScale Integration Circuit,ULSI）和巨大规模集成电路（Gigantic Large Scale Integration Circuit,GLSI)六种集成规模。集成规模的划分标准如表2 6所示。表表2-6 数字集成电路的规模划分数字集成电路的规模划分 2.2.1 加法器加法器 加法器是一种算术运算电路，其基本功能是实现两个二进制数的加法运算。计算机CPU中的运算器，本质上就是一种既能完成算术运算、又能完成逻辑运算的单元电路，简称算术逻辑单元ALU（Arithmetic
27、Logical Unit），其原理与这里介绍的加法器完全相同，只不过功能更多、规模更大而已。1.半加器和全加器半加器和全加器 1)半加器 仅对两个一位二进制数Ai和Bi进行的加法运算称为“半加”。实现半加运算功能的逻辑部件叫做半加器（HalfAdder），简称HA。图 2-14 半加器的真值表和逻辑符号(a)真值表；(b)国标符号；(c)惯用符号 其中的Ai和Bi分别表示被加数和加数输入，Si为本位和输出，Ci+1为向相邻高位的进位输出，“”为加法器的限定符，“CO”为运算单元进位输出的限定符。半加器的输出逻辑函数表达式为iiiiiiiiiiBABABASBAC1 可见，用1个与门和1个异或门
28、就可以实现半加器电路。2)全加器 对两个1位二进制数Ai和Bi连同低位来的进位Ci进行的加法运算称为“全加”。实现全加运算功能的逻辑部件叫做全加器（FullAdder），简称FA。在多位数加法运算时，除最低位外，其它各位都需要考虑低位送来的进位。表表2-7 全加器真值表全加器真值表 表中的Ai和Bi分别表示被加数和加数输入，Ci表示来自相邻低位的进位输入，Si为本位和输出，Ci+1为向相邻高位的进位输出。全加器的输出逻辑函数表达式为iiiiiiiiiiiiiiiiiiiiiiiiiiiCBABACBABABACBACBABACBCABAC)()(1iiiiiiiiiiiiiiiiCBACBAC
29、BACBACBAS图 2-15 全加器电路及逻辑符号(a)电路；(b)国标符号；(c)惯用符号 2.MSI 4位二进制数并行加法器位二进制数并行加法器 7483和74283是两种典型的MSI 4位二进制数并行加法器，其逻辑符号如图2-16所示。其中A3A2A1A0和B3B2B1B0分别为4位二进制被加数和加数输入，C0为相邻低位的进位输入，S3S2S1S0为相加后的4位和输出，C4为相加后的进位输出。国标符号中的P、Q为操作数限定符，为和输出限定符。7483和74283的功能可以用下面的算术表达式来描述C4S3S2S1S0=A3A2A1A0+B3B2B1B0+C0 图 2-16 4位二进行加法
30、器7483/74283的符号(a)国标符号；(b)惯用符号3.加法器的扩展与应用1)加法器的扩展 加法器的扩展特别简单，只要将适当数量的MSI加法器模块级联，即可实现任何两个相同位数的二进制数的加法运算。【例例2-3】用7483实现两个7位二进制数的加法运算。解解 两个7位二进制数的加法运算需要用两片7483才能实现，连接电路如图2-17所示。注意，低位模块的C0要接0，高位模块的多余输入端A3、B3也要接0。图 2-17 7位二进制数加法器2)加法器的应用 【例例2-4】用7483构成1位8421BCD码加法器。解解 7483是4位二进制数加法器，也就是1位十六进制数加法，其进位规则为逢16
31、进1。不管输入什么进制的数给7483，7483都会将其视为二进制数来进行加法运算，而且运算结果也是二进制数表示的和。而十进制数加法的进位规则为逢10进1，因此用7483实现BCD加法时，必须解决进位规则不同带来的问题。只有对运算结果进行调整，才可得到BCD码。由于两个1位十进制数相加时，被加数A和加数B的取值范围是09，其和的最大值是9+9=18，因此把018的十进制、二进制和BCD码表示的值列于表2-8中，以便寻找二进制码转换为BCD码的规律。表2-8 十进制数018的几种代码表示 经比较发现，当十进制数9，即二进制数(01001)2时，二进制码与BCD码相同；当十进制数10，即二进制数(0
32、1010)2时，BCD码比二进制码大6，这正是十六进制加法和十进制加法进位规则相差的部分，因此，只要在二进制码上加(0110)2就可以把二进制码转换为8421BCD码，同时产生进位输出DC=1。这种转换可以由一个校正电路来完成。从表2-8可以看出，当C4=1时，或当S3=1且S2和S1中至少有一个为1时，进位输出DC为1，所以，进位输出表达式为DC=C4+S3(S2+S1)=C4+S3S2+S3S1当DC=1时，把(0110)2加到二进制加法器输出端即可。图 2-18 1位8421BCD码加法器电路2.2.2 比较器比较器1.MSI 4位二进制数并行比较器位二进制数并行比较器图 2-19 4位
33、二进制数并行比较器7485的逻辑符号(a)国标符号；(b)惯用符号 由真值表可知，只要两数最高位不等，就可以确定两数大小，以下各位（包括级联输入）可以为任意值；高位相等，需要比较低位的情况；若A、B两数的各位均相等，输出状态则取决于级联输入端的状态。因此，当没有更低位参与比较时，芯片的级联输入端(ab)(ab)(ab)应该接010，以便在A、B两数相等时，产生AB的比较结果输出。这一点在使用时必须注意。表表2-9 4位二进制数并行比较器位二进制数并行比较器7485真值表真值表2.比较器的扩展与应用比较器的扩展与应用1)比较器的扩展比较器的扩展 利用7485的级联输入，可以方便地实现比较器规模的
34、扩展。【例2-5】用7485构成7位二进制数并行比较器。解解 用7485构成的7位二进制数并行比较器如图2-20所示。注意低位模块的级联输入接“010”。此外，与加法器高位多余输入端的处理方法不同，比较器高位多余输入端只要连接相同即可，本电路中仍然接0。图 2-20 7位二进制比较器 2)比较器的应用 利用比较器的“比较”功能，可以实现一些特殊的数字电路。【例例2-6】用7485构成4位二进制数的判别电路，当输入二进制数B3B2B1B0(1010)2时，判别电路输出 F为1，否则输出F为0。解解 将输入二进制数B3B2B1B0与(1001)2进行比较，即将7485的A输入端接B3B2B1B0，
35、B输入端接(1001)2，则当输入二进制数B3B2B1B0(1010)2 时，比较器AB端输出为1。因此，可用AB端作为判别电路的输出F，电路连接如图2-21所示。图 2-21 例2-6判别电路 事实上，前一小节介绍的8421BCD码加法器中的校正电路，也可以用7485来实现。因为将DC展开为C4、S3、S2、S1的标准式，可得 DC(C4,S3,S2,S1)=C4+S3S2+S3S1=m(515)即用C4S3S2S1和(0100)2进行比较，用AB端作DC的输出。当C4S3S2S1(0101)2时，DC输出为1。2.2.3 编码器编码器1.8421BCD编码器编码器图 2-22 BCD编码器
36、框图表表2-10 8421BCD编码器真值表编码器真值表 编码器输出Y8Y4Y2Y1的逻辑表达式为9753217632276544988IIIIIYIIIIYIIIIYIIY 可见，用4个或门就可实现8421BCD编码器。由于表达式与“0”输入I0无关，所以8421BCD编码器可以省去I0输入线。当所有输入均无效(为0)时，就表示输入为十进制数0，编码器输出为0000。2.MSI 8线线-3线优先编码器线优先编码器 优先编码器对全部编码输入信号规定了各不相同的优先等级，当多个输入信号同时有效时，优先编码器能够根据事先确定的优先顺序，只对优先级最高的有效输入信号进行编码。74147和74148就
37、是两种典型的MSI优先编码器，其中74147是8421BCD优先编码器，74148是8线-3线二进制优先编码器。此处仅介绍74148，其逻辑符号和真值表分别如图2-23和表2-11所示。国标符号中的“HPRI/BIN”是二进制优先编码器的限定符，H表示高者优先；Z和V分别表示“互连关联”和“或关联”。图 2-23 优先编码器74148的逻辑符号(a)国标符号；(b)惯用符号表2 11 优先编码器74148的真值表3.编码器的扩展编码器的扩展图 2-24 16线-4线优先编码器2.2.4 译码器译码器 译码是编码的逆过程，其作用正好与编码相反。它将输入代码转换成特定的输出信号，恢复代码的“本意”
38、。在数字电路中，能够实现译码功能的逻辑部件称为译码器(Decoder)。如果译码器有n位译码输入和m个译码输出信号，且m=2n，则该译码器称为全译码器，否则就称为部分译码器。译码器有变量译码器和显示译码器之分。用于变量译码的译码器称为变量译码器，用于显示译码的译码器称为显示译码器。1.变量译码器变量译码器 1)3线-8线译码器74138图 2-25 3线-8线译码器74138逻辑符号(a)国标符号；(b)惯用符号表2 12 3线8线译码器74138真值表 从真值表可见，74138译码器的译码输出是低电平有效，SA、是它的使能控制输入，只有当 时，译码器才能工作，此时，每一个译码输出信号 为译码
39、输入变量A2、A1、A0的一个最大项Mi（或最小项mi 的“非”，(因为 ):CBSS 和100CBASSSiYiimM 60126401242012200120MAAAYMAAAYMAAAYMAAAY70127501253012310121MAAAYMAAAYMAAAYMAAAY2)4线线-16线译码器线译码器74154图 2-26 4线-16线译码器74154逻辑符号(a)国标符号；(b)惯用符号表2 13 4线-16线译码器74154真值表续表续表表表2-14 用用4线线-16线译码器线译码器74154构成构成BCD译码器译码器图 2-27 74154构成5421BCD译码器2.显示译码
40、器显示译码器 1)七段显示数码管的原理 发光二极管是一种半导体显示器件，其基本结构是由磷化镓、砷化镓或磷砷化镓等材料构成的PN结。当PN结外加正向电压时，P区的多数载流子空穴向N区扩散，N区的多数载流子电子向P区扩散，当电子和空穴复合时会释放能量，并发出一定波长的光。将七个发光二极管按一定的方式连接在一起，就构成了七段显示数码管，其形状如图2-28(a)所示。显示哪个字型，相应段的发光二极管就发光。图 2-28 七段显示数码管结构(a)七段显示器；(b)共阴极连接；(c)共阳极连接(2)七段显示译码器7448图 2-29 七段显示译码器7448逻辑符号(a)国标符号；(b)惯用符号表表2-15
41、 七段显示译码器七段显示译码器7448真值表真值表图 2-30 具有灭零控制功能的八位数码显示系统 3.译码器的扩展与应用译码器的扩展与应用 1)译码器的扩展 利用译码器的使能端，可以对译码器的规模进行扩展。例如3线-8线译码器74138有3个使能输入端，其中SA是高电平使能，是低电平使能。合理使用这些使能输入端，不附加任何电路即可扩展其译码功能，构成4线-16线译码器、5线-32线译码器、6线-64线译码器，甚至于更多线的译码器。CBSS 和 【例2-7】将3线-8线译码器74138扩展为4线-16线译码器。解解 将两片74138扩展成4线-16线译码器的电路如图2-31所示。当输入变量A3
42、为0时，片1的 端接低电平，在外部使能端为0时允许译码，其输出取决于输入变量A2、A1、A0；片2的SA端为0，禁止译码，其输出皆为1。当输入变量A3为1时，片1的端为1，禁止译码，其输出皆为1。片2的SA端为1，在外部使能端为0时允许译码，其输出状态由输入变量A2、A1、A0决定。由此可见，该电路实现了4线-16线译码。BSBS图 2 31 74138扩展为4线-16线译码器 2)译码器的应用 译码器可在在计算机系统中用作地址译码器。计算机系统中的众多器件(例如寄存器、存储器)和外设(例如键盘、显示器、打印机等)接口都通过统一的地址总线B(Address Bus)、数据总线DB(Data B
43、us)、控制总线CB(Control Bus)与CPU相连，如图2-32所示。图 2-32 译码器在计算机系统中的应用 可用译码器实现数据分配器。数据分配器(Demultiplexer/Data Distributor)是将一路输入数据分配给多路数据输出中的某一路输出的一种组合逻辑电路，与时分复用通信中接收端电子开关的功能类似。国标符号中规定用DX作为数据分配器的限定符。四路数据分配器的惯用符号和真值表如图2-33所示，其中D为一路数据输入，D3D0为四路数据输出，A1、A0为地址选择码输入。其输出函数表达式为 DAADDAADDAADDAAD013012011010图 2-33 数据分配器的
44、惯用符号和真值表(a)惯用符号；(b)真值有图 2-34 74138实现四路数据分配器表2-16 74138实现四路数据分配器图 2-35 74138实现八路数据分配器 (3)其它应用 译码器除了作译码器和实现数据分配器外，还可以有别的一些应用。例如，与计数器结合使用，可以构成脉冲分配器；与三态门结合，可以构成数据选择器；附加少量逻辑门，还可实现组合逻辑函数。2.2.5 数据选择器数据选择器 1.数据选择器的逻辑功能数据选择器的逻辑功能 数据选择器(Multiplexer/Data Selector)是一种能从多路输入数据中选择一路数据输出的组合逻辑电路，与时分复用通信中发送端电子开关的功能类
45、似。国标符号中规定用MUX作为数据选择器的限定符。目前常用的数据选择器有二选一、四选一、八选一和十六选一等多种类型。二选一的惯用逻辑符号及真值表如图2-36所示，其中D0、D1是两路数据输入，A0为地址选择码输入，Y为数据选择器的输出。从真值表可见，当A0=0时，选择D0输出；当A0=1时，选择D1输出。它的输出函数表达式为1000DADAY图 2-36 二选一符号及真值表图 2-37 四选一符号及真值表(a)惯用符号；(b)真值表 四选一的惯用逻辑符号及真值表如图2-37示，其中，D0、D1、D2、D3是四路数据输入，A1、A0为地址选择码输入，Y为数据选择器的输出。将地址选择码转换为十进制
46、数，就是要选择一路数据D的序号下标。由此不难写出四选一的输出函数表达式为301201101001DAADAADAADAAY更大规模的数据选择器的惯用符号、真值表及表达式可以类似得出。2.MSI数据选择器数据选择器 1)双四选一数据选择器74153 双四选一数据选择器74153的惯用符号和真值表如图2-38所示(一片74153包含两个四选一)。从图中可见，它和四选一的一般符号相比，多了一个选通使能端 。当 时，74153不工作，输出Y为0；当 时，74153正常工作。因此ST1ST0ST)(301201101001DAADAADAADAASTY图 2-38 74153惯用符号及真值表 A1 A0
47、Y1 0 0 00 0 10 1 00 1 10D0D1D2D3MUXYD0D1A1(a)(b)D2D3A0STST图 2-39 74153国标符号(a)惯用符号；(b)真值表EN0123MUX1Y1D01D11D21D3ST12Y2D02D12D22D3ST201A0A130G2)八选一数据选择器74151图 2-40 74151逻辑符号与真值表(a)国标符号；(b)惯用符号；(c)真值表 为了简洁起见，74151的输出函数表达式以A2、A1、A0的最小项形式给出70012),(iiiiDmSTAAAY3.数据选择器的扩展与应用数据选择器的扩展与应用1)数据选择器的扩展图 2-41 数据选择
48、器的通道扩展(三十二选一)MUXSTD0D1D2D3D4D5D6D7YA2A1A0A3D8D9D10D11D12D13D14D15STD0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15Y0MUXSTD0D1D2D3D4D5D6D7YA2A1A0A3D8D9D10D11D12D13D14D15D16D17D18D19D20D21D22D23D24D25D26D27D28Y1D29D30D31A3A2A1A0A4STD0D1A0YYMUX2)数据选择器的应用 用作多路数字开关。实现数据并/串转换。图 2-42 由74151构成的8位并/串转换电路与真值表(a)电路；(b)
49、真值表2.3 组合逻辑电路分析组合逻辑电路分析2.3.1 门级电路分析门级电路分析 1.分析步骤分析步骤 由逻辑门构成的组合逻辑电路，其分析过程通常分为以下三个步骤：根据给定的逻辑电路，写出输出函数的逻辑表达式；根据已写出的输出函数的逻辑表达式，列出真值表；根据逻辑表达式或真值表，判断电路的逻辑功能。2.分析举例分析举例【例2-8】分析图2-43所示组合逻辑电路的功能。解解ACBCABACBCABF 其真值表如表2-17所示。从真值表可以看出，三个输入变量中，当有两个或两个以上的输入变量取值为1时，输出F=1，否则F=0。因此。该电路实际上是对输入变量为“1”的个数的多少进行判断，“多数”为1
50、时，输出F=1。如果将A、B、C分别看做三人对某一提案表决，“1”表示赞成，“0”表示不赞成；将F看作对该提案的表决结果，“1”表示提案获得通过，“0”表示提案未获得通过，则该电路便实现了一种按照少数服从多数原则进行投票表决的功能。因此可以判断，该电路是一种“表决电路”。图 2-43 例2-8电路表2 17 真值表【例2-9】分析图2-44所示组合逻辑电路的功能。解解 这是一个多输出函数，其输出表达式为CABCBAABCBAFCBAABF)()()()(12整理上式得整理上式得ABCBCACABCBAFBCACABF)(12图 2-44 例2-9电路表表2-18 例例2-9真值表真值表2.3.
