1、第11章 PCB的电磁兼容性11.1PCB元器件的元器件的EMC特性特性 11.2PCB走线带的走线带的EMC特性特性 11.3PCB的的EMC设计技术设计技术 11.4PCB电磁兼容性设计的一般原则电磁兼容性设计的一般原则 11.5PCB的的EMC实现实现 11.6PCB的电磁兼容性分析商用软件简介的电磁兼容性分析商用软件简介 11.7印制线拐角的频域分析印制线拐角的频域分析 11.1PCB元器件的元器件的EMC特性特性PCB上的元器件数量很多、种类各异，包括各种分离元件和集成电路，但是从端口电压/电流（U/I）特性上来看，总是可以将它们直接或等效地区分为以下五种基本类型：（1）导线PCB上
2、所有的金属导体、导线，元器件管脚等。（2）电阻PCB上的电阻元件或可以等效为电阻的元器件端口。（3）电容PCB上的电容元件或可以等效为电容的元器件端口。（4）电感PCB上的电感元件或可以等效为电感的元器件端口。（5）变压器PCB上的变压器元件或具有电磁耦合关系的元器件端口。在不同的工作频率下，这些基本的元器件在PCB板上将表现出不同的特性。实际上，任何导线都具有天线效应，尤其是当导线某一维度的几何尺寸与/4相当时，导线就会成为一个高效的发射器。此时，通过导线就会接收或发射电磁干扰，从而导致比较严重的EMC问题，因而在PCB设计中要特别注意避免此类情况的发生。实际应用中，一般要求PCB上所有导线
3、（包括PCB走线）的长度都要小于预期工作电磁环境下最小波长的1/20，以避免形成无意的发射源或成为外界电磁干扰的耦合通道。在频率比较低的情况下，PCB上常用的电阻元器件都可以认为是纯电阻，不会对信号产生相移。但在射频应用系统中，电阻在高频时通常可等效为电感、电阻、电容的串并混合等效电路，在一定的频率下会产生串联谐振，这不仅会引起EMI问题，而且给高频PCB的EMC设计带来很大的困难。所以在实际PCB设计中，都要求电阻元器件在满足功率指标的情况下体积尽量地小、引线尽量地短；在一些特殊的应用场合，则需要采用专门设计生产的无感电阻。对于电容元器件，当工作频率超过其自谐振频率时，它就会呈现出电感特性，
4、存在于真实电容器上的寄生电感将使电容器失去其原有的功能，在高频时表现为电感、电阻和电容的串联特征。对于电感元器件，在高频时则通常等效为电感与电容的并联。在实际电路尤其是在数字电路中，电感器件在大多数情况下都被直接用来抑制电磁干扰。比如，解决高频PCB中电磁干扰问题的铁氧体，即可等效为一个纯电感和一个电阻的串联，这样它除了具有电感的阻尼作用外，还可以吸收消耗掉一部分高频能量，所以具有比其他电感元器件更好的干扰抑制效果。距离较近的导体回路之间不可避免地会存在电磁耦合，这种回路耦合通常都可等效为变压器；而PCB中实际使用的变压器元件则一般可等效为由电阻、电容和互感线圈组合构成的电路。特别地，在分析P
5、CB上集成芯片的EMC特性时，除了可以直接采用由上述五种基本 类型的元件构成的端口等效电路外，目前更为通用的是采用芯片管脚的IBIS（Input/OutputBufferInformationSpecification）模型。这也是一种基于芯片U/I曲线的对芯片输入/输出缓冲电路（I/OBuffer）快速准确建模的通用方法，现已成为反映芯片驱动和接收电气特性的一种国际标准。IBIS提供一种标准的文件格式来记录诸如驱动源输出阻抗、上升/下降时间及输入负载等参数，非常适合做电路信号振荡、串扰、过冲等高频效应的EMC或信号完整性计算与仿真。IBIS规范最初由一个被称为IBIS开放论坛的工业组织编写。
6、这个组织由一些EDA厂商、计算机制造商、半导体厂商和大学组成，从1993年发布第一个版本以来，至今还在不断修订完善之中。IBIS模型版本发布的大致情况如下：1993年4月第一次推出Version1.0版，同年6月经修改后发布了Version1.1版；1994年6月在SanDiego通过了Version2.0版，同年12月升级为Version2.1版；1995年12月Version2.1版被正式采纳成为ANSI/EIA656标准；1997年6月发布了Version3.0版，同年9月被IEC接纳为IEC620121标准；1998年升级为Version3.1版；1999年1月推出了当前最新的版本Ve
7、rsion3.2版，现已被行业广泛接受。由于IBIS提供的两条完整U/I特性曲线包含了I/O端口的高低电平状态以及在某一转换速度下状态转换的动态特性，具有建模元器件端口非线性效应的能力，因而在PCB设计的EMC或信号完整性分析中具有明显的优势。不过，IBIS本身只是一种文件格式，它在一个标准的IBIS文件中说明如何记录一个芯片的驱动器和接收器的不同参数，但并不规定这些被记录的参数如何使用，这些参数需要由使用IBIS模型的仿真工具来读取。因此，要使用IBIS进行实际的EMC设计或信号完整性仿真分析，需要完成如下工作：（1）获取PCB上所有集成芯片I/O缓冲器的原始信息源，即端口U/I特性数据。（
8、2）将原始U/I特性数据按IBIS要求的格式存储为数据文件。（3）提取PCB走线的布局信息。（4）利用IBIS模型和PCB走线布局信息进行EMC或信号完整性分析计算。（5）根据分析计算结果掌握元器件的EMC特性并以此为基础进行PCB设计。由上面的分析可以看出，不论是分离元件还是集成电路元件，PCB实际使用的元器件都可以看成是理想电阻、电容、电感、变压器等元件的混合电路，而且需要根据不同的频率或开关速度选择不同的电路模型。显然，在PCB设计时提前预想到这些混合电路的作用和影响，对于从源头上避免重大EMC问题的发生是很有好处的。11.2PCB走线带的走线带的EMC特性特性 PCB走线带的基本结构可
9、以大致分为微带线和带状线两种，如图111所示。微带线是指由PCB上的外层迹线经由一层电介质邻接一个参考平面而形成的高频电磁结构，可提供PCB上的射频（RF）干扰抑制，同时可容许比带状线频率更高的时钟及逻辑信号，但其缺点是会产生较大的RF辐射而使周围环境产生RF干扰。带状线是指信号层介于两个参考平面（电源平面或地）之间，可达到较佳的RF辐射干扰抑制，但它只能用于较低传输速度的场合。图111PCB的微带线和带状线基本结构对于EMC设计而言，了解PCB走线带不同结构的阻抗特性是至关重要的。当频率超过千赫兹量级时，走线带的阻抗主要由导体的电感决定，细而长的回路导体即呈现高电感特性（典型值为10nH/c
10、m），其阻抗随频率的增大而增大。表111示出了有关文献给出的典型PCB走线带阻抗与频率的关系，并且还给出了整个PCB板的阻抗特性。表111PCB走线带阻抗（W:宽度,t:厚度,l:长度,单位：mm）走线带阻抗（m）03.01tW 03.03tW 频率（Hz）10l 30l 100l 300l 30l 100l 300l PCB 板阻抗（2mm/）50 100 5.74 17.2 57.4 172 5.74 19.1 57.4 813 1k 10k 100k 300k 5.74 5.76 7.21 14.3 17.2 17.3 24.3 54.4 57.4 57.9 92.5 224 172 1
11、74 311 795 5.74 5.89 14.3 39.9 19.1 20.0 63.0 177 57.4 61.4 225 657 817 830 871 917 1M 3M 10M 30M 44.0 131 437 1310 173 516 1720 5160 727 2170 7250 21700 2950 7760 25800 77600 131 395 1310 3950 590 1760 5890 17600 2180 6540 21800 65400 1010 1710 1530 2200 100M 300M 1G 4370 13100 43700 17200 51600 17
12、2000 72500 217000-258000 395000-13100 176000-58900-218000-3720 6390-一般地，在地面之上单根圆直导体的电感可用下式计算：)H(14ln25.0odhSL（111）式中，h为导体离地面的高度（单位为m），S为导体的长度（单位为m），d为导体的直径（单位为m）。地面之上扁平导体的电感可用下式近似计算：)H(5.02ln25.0pWSSL（112）式中，S为导体的长度（单位为m），W为导体的宽度（单位为m）。地面之上两根载有相同方向电流的导体的电感可表示为 MLLMLLL2)(21221s（113a）若L1=L2，则上式变为 21sM
13、LL（113b）式中，L1、L2分别为导体1和导体2的自感，M为导体1和导体2的互感。若两导体中电流方向平行相反，那么由于互感作用，能够有效地将电感降低为 MLLL221c（114）当导线距离地面的高度为h，两导体间的距离为D时，互感M为)H(41ln1.022DhSM（115）由以上经验公式可以看出，当PCB走线带相距1cm以上时，互感可以忽略不计。如果将细长的走线带逐渐加宽为箔板状而使其成为准无限大金属平面，则无外部电感而仅有电阻和内部电感，且电阻和内部电感按集肤深度范围上的频率增加，而不是按细导体情况下的频率增加。通常，PCB走线带的电感平均分布在布线中，典型值大约为1nH/m。对于质量
14、为31g（约1盎司）的铜线，在0.25mm（10mil）厚的FR4碾压情况下，位于地线层上方的0.5mm（20mil）宽、20mm（800mil）长的走线带能产生9.8m的阻抗、20nH的电感以及与地之间1.66pF的耦合电容。走线的电容则是由绝缘体介电常数（0r）、电流到达的面积范围（A）以及走线带之间的间距（h）决定的，通常可以表示为 hACr0（116）式中，0是自由空间的介电常数（8.854pF/m），r是PCB基体的相对介电常数（在FR4中大约为4.7）。在常见的双面板应用场合，PCB走线的结构基本上都是微带线结构，其阻抗由走线的厚度T（单位为mm）、宽度W（单位为mm）以及PCB基
15、质厚度H（单位为mm）、介电常数r等共同决定。如图111所示，表面微带线阻抗大约为 TWHZr8.098.5ln414.1870（117）埋入式微带线阻抗大约为 TWHKZr98.098.5ln2805.00（118）单一带状线阻抗近似公式为)/8.0(67.04ln600WTWWHZr（119）两层带状线阻抗近似公式为 TWTATDAAZr8.029.1ln)(41800（1110）一般而言，对于单独的PCB走线，由以上公式可以计算得到的这些阻抗值与元器件的寄生效应相比，基本上都是可以忽略不计的，但所有布线的总和可能会超出寄生效应。因此，PCB设计者在EMC设计中必须细致考虑走线带的阻抗问题
16、。11.3PCB的的EMC设计技术设计技术1集成电路（集成电路（IC）封装技术）封装技术在高速电路中，IC的封装设计已成为影响EMC性能的重要因素之一。新的封装设计在于减小IC的寄生参数，进而削弱寄生效应。IC的寄生效应包括接地反弹和噪声、传播延迟、边缘速率、频率响应、输出引线时滞、天线效应等。新的封装设计主要包括多重接地和电源引脚、短引线以及使引脚之间电容耦合最小的布局。随着技术的发展，IC设计、IC封装及PCB设计之间的关系已越来越密切。IC设计与PCB设计变得越来越密不可分（因为IC焊接于PCB上）。对于硅片上的设计流程，则需要考虑采用一个合适的封装与PCB相匹配。IC设计的总体布局不仅
17、受到工艺的限制，同时也要兼顾PCB板级的许多制约因素。2PCB设计技术设计技术PCB设计技术本身主要表现在三个方面：(1)考虑到噪声和延迟的PCB图形设计技术。(2)在PCB生产制造过程中，关键在于阻抗控制技术和传播延迟时间的控制技术。(3)以PCB的阻抗参数为代表的电性能评价技术。3EMC预测技术与预测技术与EDA技术技术EMC预测是指在设计阶段通过计算的方法对电气、电子元件、设备乃至整个系统的EMC特性进行分析。它是伴随着计算机技术、电磁场计算方法、电路分析方法的发展而发展的。EMC预测技术的主要优点在于能在产品设计阶段发现并解决EMC问题，从而避免研制时间和经费的双重浪费。EMC预测已受
18、到EMC科研、工程技术人员越来越多的重视。随着EDA技术的日益发展，EDA技术已成为现代电子设计的主要工具。虽然EDA软件中的EMC设计功能通常落后于EMC设计的实际需要（对高速电路尤其如此），但其阻抗分析、信号完整性仿真、时序仿真等功能仍是高速电路EMC设计非常重要的辅助手段。4时钟展频技术时钟展频技术时钟展频就是将原本固定不变的频率，以一定的周期规律小幅度地调变，使系统产生的电磁波辐射能量平均散布于一段频率范围内，以免超过标准。在原时钟频率0.5%5%的范围内，小幅度调变时钟使使用者几乎察觉不到展频前后有何不同。若以原时钟频率为中心进行展频，则系统平均运行效率完全不受展频的影响。时钟展频降
19、低了EMI的效果，且受调变方式、频率变动比率和调变速率的影响。5过孔设计技术过孔设计技术在高速电路中，一般都采用多层PCB。PCB上的过孔本身存在寄生电容和寄生电感。过孔的寄生电容会延长信号的上升时间，降低电路的速度；过孔的寄生电感会削弱旁路电容的作用，削弱整个电源系统的滤波效果。在高速电路中，过孔的寄生电感一般较寄生电容带来的危害大。可见，在高速电路中，过孔的寄生电容和寄生电感是影响PCB的EMC性能的另一重要因素。如何在PCB设计时尽量减小过孔的寄生效应带来的危害，是PCB设计时要考虑的另一问题。6ESD防护技术防护技术在高速混合电路中，ESD问题更加突出。然而，一些抑制ESD噪声的传统做
20、法作用于高速混合电路时效果很差，有的甚至会带来严重的问题。例如，ESD抑制器件都有固有电容，一般情况下该电容能起滤波作用（如滤除耦合到数据传输线路中的高频噪声）。然而，在高速数字电路中，该电容会引起数字信号的上升沿和下降沿畸变，这种上升时间和下降时间的延长可能引起时序问题，电路有可能检测不到完整的过渡期，从而产生数据误差。电路的速度越高，这种问题越严重。因此，在高速电路中，必须兼顾ESD保护和信号完整性，选择合适的ESD保护器件的种类并正确安装（包括安装部位的选择）。11.4PCB电磁兼容性设计的一般原则电磁兼容性设计的一般原则11.4.1PCB板层布局原则板层布局原则根据PCB的电源和地的种
21、类、信号线的密集程度、信号频率、特殊布线要求的信号数量、周边要素、成本价格等因素来确定板的层数及布局，如表112所示。表表112PCB板层分配图板层分配图 层数 1 2 3 4 5 6 7 8 9 10 说明 2 层板 S1 G S2 P 低速设计 4 层板 2 层信号 S1 G P S2 不易保持高信号阻抗及低电源阻抗 6 层板 4 层信号 S1 G S2 S3 P S4 低速设计，差的电源，高信号阻抗 6 层板 4 层信号 S1 S2 G P S3 S4 重要信号放在S2 6 层板 3 层信号 S1 G S2 P G S3 低速信号放在 S2-S3 8 层板 6 层信号 S1 S2 G S
22、3 S4 P S5 S6 高速信号放在 S2-S3，较差电源阻抗 8 层板 4 层信号 S1 G S2 G P S3 G S4 最佳的EMC 10 层板 6 层信号 S1 G S2 S3 G P S4 S5 G S6 最佳的EMC，S4 对电源杂波容忍度较高 S：信号布线层，P：电源层，G：地平面 1确定合适的确定合适的PCB尺寸尺寸PCB尺寸过大则电路走线长，抗干扰能力下降；尺寸过小则散热不好，线路密集,邻近的走线易相互干扰。2对高速高性能系统在目标成本允许的情况下采用叠对高速高性能系统在目标成本允许的情况下采用叠层设计层设计（1）关键电源平面与其对应的地平面相邻。）关键电源平面与其对应的地
23、平面相邻。电源、地平面存在自身的特性阻抗。电源平面的阻抗比地平面阻抗高，将电源平面与地平面相邻，可形成耦合电容，并与PCB板上的去耦电容一起降低电源平面的阻抗，同时获得较宽的滤波效果。（2）参考面的选择应优选地平面。）参考面的选择应优选地平面。电源、地平面均能用作参考平面，且有一定的屏蔽作用。但相对而言，电源平面具有较高的特性阻抗，与参考电平存在较大的电位差。从屏蔽角度考虑，地平面一般均作接地处理，并作为基准电平参考点，其屏蔽效果远远优于电源平面。（3）相邻层的关键信号不跨分割区。）相邻层的关键信号不跨分割区。相邻层的关键信号不能跨分割区，以避免形成较大的信号环路，降低产生较强辐射和敏感度等问
24、题。（4）元件面下面有相对完整的地平面。对多层板必须尽可能保持地平面的完整，通常不允许有信号线在地平面上走线。当走线层布线密度太大时，可考虑在电源平面的边缘走线。（5）合理布局各种信号线。电路板上的各种信号线也是电磁兼容较敏感的部位，因此也要合理布置。对于不相容信号，如高频信号与低频信号、数字信号与模拟信号、大电流信号与小电流信号，进行布置时一定要有间隔，以免产生相互干扰。另外,信号线的形状不要有分支，拐角不要走成90，否则会破坏导线特性阻抗的一致性，产生谐波与反射现象。一般都采用45拐角或圆弧形拐弯。（6）高频、高速、时钟等关键信号有一相邻地平面。这样设计的信号线与地线间的距离仅为线路板层间
25、的距离，高频电路将选择环路面积最小的路径流动，因此实际的电流总在信号线正下方的地线流动，形成最小的信号环路面积，从而减小辐射。（7）在高速电路设计中，避免电源平面层向自由空间辐射能量。在这样的设计中，所有的电源平面必须小于地平面，向内缩进20H（H指相邻电源与地平面间的介质厚度）。为了更好地实行20H规则，就要使电源和地平面间的厚度最小。（8）避免电源层平面向自由空间辐射能量。使电源平面小于地平面，一般要求电源平面向内缩进20H，可以降低电源层平面向自由空间的辐射。11.4.2PCB元器件布局原则元器件布局原则1PCB板的空间分割板的空间分割将PCB进行功能分割，将不同的功能区域进行物理分割，
26、既防止了不同带宽区域之间信号的相互耦合，又使射频环路面积更小，优化信号质量。空间分割的实施方法就是对元器件进行分组，可以根据电源电压高低、数字器件或模拟器件、高速器件或低速器件以及电流大小等特点，对电路板上的不同电气单元进行功能分组，每个功能组的元器件彼此被紧凑地放置在一起,以便得到最短的线路长度和最佳的功能特性。高压、大功率器件与低压、小功率器件应保持一定间距，尽量分开布线。一般建议首先以不同的直流电源电压来分组，因为若高、低电源电压器件紧挨在一起，则二者之间的电位差将产生电场辐射干扰。如果使用同种电压的元器件中仍有数字和模拟元件之分，则可以再进行分组。按电源电压、数字及模拟电路分组后可进一
27、步按速度快慢、电流大小进行分组。2敏感器件的处理敏感器件的处理某些敏感器件例如锁相环，对噪音干扰特别敏感，它们需要更高层次的隔离。解决的方法是在敏感器件周围的电源铜箔上蚀刻出马蹄形绝缘沟槽。信号进出都通过狭窄的马蹄形根部的开口。噪音电流必然在开口周围经过而不会接近敏感部分。使用这种方法时，应确保所有其他信号都远离被隔离的部分。3元器件布局时的其他基本原则元器件布局时的其他基本原则（1）连接器及其引脚应根据元器件在板上的位置确定。所有连接器最好放在印制板的一侧，尽量避免从两侧引出电缆，以便减小共模电流辐射。因为PCB板上有高速数字信号时，如果产生共模辐射，电缆是很好的共模辐射天线（振子天线会比单
28、极天线产生更大的共模干扰辐射)。（2）I/O驱动器应紧靠连接器，避免I/O信号在板上长距离走线，耦合不必要的干扰信号。当高速数字集成芯片与连接器之间没有直接的信号交换时，高速数字集成芯片应安排在远离连接器处。否则，高速数字信号有可能通过电场或磁场耦合对输入/输出环路产生差模干扰，并通过接口电缆向外辐射。如果高速器件必须与连接器相连，则应把高速器件放在连接器处，尽量缩短走线，然后在稍远处安放中速器件，最远处安放低速器件。否则，高速信号将穿过整个印制板才能到达连接器，可能对沿途的中、低速电路产生干扰。（3）高速器件（频率大于10MHz或上升时间小于2ns的器件）在印制电路板上的走线应尽可能短。（4
29、）发热元件（如ROM、RAM、功率输出器件和电源等）应远离关键集成电路，最好放在边缘或偏上方部位，以利于散热。（5）电感布局时，不要并行靠在一起，因为这样会形成空心变压器并相互感应产生干扰信号，因此它们之间的距离至少要相当于其中一个器件的高度，或者成直角排列以将其互感减到最小。（6）许多电磁干扰都来自电源，集成电路的去耦电容应尽量靠近IC的电源引脚，且去耦电容的引线尽量短。建议使用表贴封装电容。11.4.3地线、电源线和信号线布置原则地线、电源线和信号线布置原则1地线的布置地线的布置PCB设计中，通常可以采用多种接地方式。在电路设计中，地有多种含义，比如“数字地”、“模拟地”、“信号地”、“噪
30、声地”、“电源地”等。常用的接地方式有“单点接地”、“多点接地”、“混合接地”。处理接地问题应注意以下问题：（1）在小信号与大电流电路做在一起的电路中，必须将地(GND)明显地区分开来。布线方法为将小信号GND与大电流进行分离，通常使用两根引线的GND，使大电流不在布线电阻上流动，从而不产生干扰，如像功率放大级和负载那样，将大电流流动的部分由电源直接布线。还有，将小信号部分进行汇总，也直接由电源进行布线。如果这样做，小信号线与大电流线完全分离，再将汇总的小信号GND与功率放大级的GND相连接。（2）正确选择单点接地与多点接地。在低频电路中信号的工作频率小于1MHz，它的布线和器件间的电感对干扰
31、影响小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地方式。当信号工作频率大于10MHz时，地线电阻变得很大，因此要尽量降低地线阻抗，应采用多点接地。当工作频率在110MHz时，如果采用一点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。（3）数字地与模拟地分开。电路板上既有高速逻辑电路又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连。低频电路的地应尽量采用单点并联接地，实际布线有困难时可以部分串联后再并联接地；高频电路宜采用多点串联接地，地线应短而粗。高频元件周围应尽量用栅格状大面积地箔，要尽量加大线形电路的接地面积。（4）接地线应尽量加粗。若
32、接地线用很细的线条,则接地电位会随电流的变化而变化，致使定时信号电平不稳，抗噪声性能降低。因此应将接地线尽量加粗，使它能通过三倍于印制电路板的允许电流。（5）接地线构成闭环路。设计只由数字电路组成的印制电路板的地线系统时将接地线做成闭环路可以明显地提高抗噪声能力。其原因在于：印制电路板上有许多集成电路元件，尤其当有耗电多的元件时，因受接地线粗细的限制，会在地线上产生较大的电位差，引起抗噪声性能下降；若将接地线构成环路，则会缩小电位差值，提高电子设备的抗噪声性能。2电源线的布置电源线的布置供电环路面积应减小到最低程度，不同电源的供电环路不要相互重叠。印制电路板上的供电线路应加上滤波器和去耦电容。
33、在板的电源引入端应使用较大容量的电解电容作低频滤波，再并联一只容量较小（0.01F）的瓷片电容作高频滤波。去耦电容应贴近集成块安装，必要时还可以把去耦电容安装在集成块的背面，就在集成块的正下方，使去耦电容的回路面积尽可能减小，达到良好的滤波效果。3信号线的布置信号线的布置（1）不相容的信号线应相互隔离。这样做的目的是避免信号线间产生耦合干扰。高频与低频、大电流与小电流、数字与模拟信号线是不相容的，元件布置中我们已经考虑了把不相容元件放在印制板的不同位置上，在信号线的布置上仍应该注意把它们隔离。一般可采取下面的措施：不相容信号线应相互远离，不要平行；分布在不同层上的信号线走向应互相垂直，这样可以
34、减少线间的电场和磁场耦合干扰；高速信号线特别是时钟线要尽可能地短，必要时可在高速信号线两边加隔离地线，隔离地线两端应与地层相连接；信号线的布置最好根据信号的流向安排，一个电路的输出信号线不要再折回输入信号线区域，因为输入线与输出线通常是不相容的。（2）尽量减小信号环路的面积。减小信号环路的面积是为了减小环路的差模电流辐射。环路辐射与电流强度和环路面积成正比，在电流强度确定的情况下，为了减小环路辐射，只有设法减小环路面积。信号环路不应重叠，这对于高速度、大电流的信号环路尤为重要，实际上减小面积比缩短信号线长度更有效。（3）考虑阻抗匹配问题。当高速数字信号的传输延迟时间大于脉冲上升时间的1/4时，
35、应考虑阻抗匹配问题。信号传输线的阻抗不匹配将引起传输信号的反射，使数字波形产生振荡，造成逻辑混乱。当负载阻抗等于传输线的特征阻抗时，信号反射就可以消除。（4）输入、输出线在连接器端口处应加高频去耦电容。通常I/O信号的频率要低于时钟频率，所以高频去耦电容的选择应能保证I/O信号正常传输，而滤除高频时钟频率及其谐波。该高频去耦电容的作用是抑制差模干扰，包括沿I/O线进入印制板和从印刷板出去的干扰，所以该电容应接在I/O线的信号线与地线之间。（5）印制电路板的外接电缆。合理安排系统内部各模块的衔接（包括各I/O口在电路板上的位置、方向），尽量缩短模块间印制电路板的外接电缆，可以防止信号串扰,减少电
36、缆的共模辐射。11.4.4布线设计原则布线设计原则1走线长度尽可能短走线长度尽可能短信号被传输后，它会在走线的整个长度上进行传输，相应的放射也会是传输线的长度。所有这些必须在信号的上升期间发生，否则走线就会作为传输线而影响信号品质，甚至造成信号失真无效。信号线之间的距离应尽可能大。2避免避免PCB导线的不连续性导线的不连续性迹线宽度不要突变，避免90拐角走线。90拐角走线会增加走线的长度，并增加走线的寄生电容。有非常快的边沿变化速度时，这些不连续会造成信号发射，产生严重的信号完整性问题，建议使用45走线。如要使用90走线，建议将拐角处圆整，以减小拐角处宽度的变化。3PCB走线中应遵循走线中应遵
37、循3W法则法则所有走线的分隔距离满足：走线边沿间的距离应大于或等于2倍的走线宽度，也就是中心线之间的距离为走线宽度(W)的3倍。在PCB上的迹线间会发生串扰现象，使用3W法则可有效解决这一问题。3W法则代表了逻辑电流约70%的通量边界，若要求98%的通量边界则需用10W，如图112所示。图112设计原则 4短截线短截线短截线会产生反射，同时也会潜在增加波长可分的天线到电路的可能。虽然短截线长度可能不是任何在系统中的已知信号的波长的，但是信号附带的辐射可能在短截线上产生共鸣。因此，应避免在传送高频率和敏感的信号路径上使用短截线。5最小化环面积最小化环面积信号路径和它的地返回线紧靠在一起将有助于最
38、小化地环，因而避免出现潜在的天线环。对于高速单端信号，有时如果信号路径没有沿着低阻的地位面走，地线回路可能也必须沿着信号路径。6过孔过孔过孔一般被广泛使用在多层印制电路板中，但是过孔的运用同时也带来了很多问题，如辐射、地弹噪声耦合，这些都将影响信号的完整性，降低EMC性能。特别在铺设高速信号通道时，应该对过孔设计给出足够的考虑。对于高速的并行线（例如地址和数据线），如果层的改变是不可避免的，则应该确保每根信号线的过孔数一样。11.5PCB的的EMC实现实现11.5.1时钟电路时钟电路1元件布置元件布置将时钟电路放在板子中央位置或是PCB上金属铜柱接地点，而不要放在边缘或是邻近I/O电路区域。如
39、果时钟要离开板子到附属卡上或是排线，则将时钟电路远离内部连接线，直接在连接器处对时钟线作终端处理，避免时钟线因未连接适当终端而成开路状态，变成一单极天线。将振荡器及晶体直接安装在PCB上，不要使用接插件。接插件会增加接脚长度电感，使得辐射及耦合路径增多。只把与时钟电路有关的线路放在时钟发生器区域，避免放置其他轨线接近、穿越此时钟区域。在时钟电路周围使用法拉第笼，围绕时钟放置一圈接地线。2区域性接地平面区域性接地平面将时钟电路放置在单一的区域性地平面上，此区域性地平面需在第一层，并且直接经由振荡器的接地脚及最少两个贯穿孔，接到极板的地平面，此地平面同时应邻近接地铜柱且接到接地铜柱上。使用区域性接
40、地平面的最主要理由如下：振荡器内部电路产生RF电流，如果振荡器装在金属壳中，其DC接地柱同时可当作DC电压参考位及RF电流接地路径。若所选用的振荡器产生的RF电流很大，以至于接地脚无法足够地将此RF电流导引至接地端，使金属壳体变成一单极天线，与其最近的接地平面相隔较远，那么就无法提供足够的辐射耦合路径给RF电流接地。在振荡器及时钟电路正下方放置一区域性地平面，可提供一映像平面来捕捉产生于振荡器内部及相关线路上的共模RF电流，因而可降低RF辐射。为了将差模RF电流也导引至此区域地平面，必须提供多重连接至系统的地平面。由区域地平面、极板第一层至板子内部地平面的贯穿孔可提供低阻抗的接地路径。为强化此
41、区域地平面效果，时钟产生器线路应靠近机壳接地处，以360的贯穿孔连接垫连接，以确保其连接的低阻抗。当使用区域地平面时，不要将其他线布在该平面内，否则会破坏映像平面的功能。如果轨线经过区域地平面，会造成接地回路电位及接地平面的不连续性。相关电路必须临近于振荡器，以便扩展区域地平面将相关电路包含进来。一般来说，一个振荡器推动一个缓冲器，缓冲器又是一个快速边沿元件，其以大幅度变化的电压及电流注入信号轨线，使得同时会存在共模和差模RF电流，就可能造成EMI问题。3阻抗控制阻抗控制对时钟线要进行阻抗控制，要选择适当的轨线宽度及其与最近平面的距离，具体计算公式见式（117）式（1110）。4传输延迟传输延
42、迟传输延迟是导线每单位长度的电容量的函数，此电容量又是介电常数、导线宽度、轨线与映像平面间高度的函数。以G10玻璃纤维板（r=5.0）上的微带线为例，其传输延迟为1.77ns/ft；以FR4材质（r=4.6）上的带状线为例，其传输延迟为1.72ns/ft(1ft=0.3048m)。5去耦合去耦合时钟电路元件要加电容器作RF去耦合，这是因为产自这些元件的切换能量会注入电源及接地平面，这些能量会转移到其他电路或子系统，形成RF噪声。对所有时钟区域除了要加去耦合电容外,还要再加高频去耦合电容。所选电容的谐振频率要大于所需压制的时钟谐波，一般考虑到时钟的第五次谐波。6轨线长度轨线长度在摆放时钟或是周期
43、信号元件时，须调整其位置使其可达到最短布线长度及最少贯穿孔数，因为贯穿孔会增加轨线的电感。若一时钟或周期信号要从一层布线到另一层，穿越点应利用元件的引脚，以减少额外的贯穿孔,降低轨线电感。在I/O元件或连接器附近2英寸内，任何时钟或周期信号边沿速率应低于10ns，以防止周期信号产生的RF电流进入I/O电路。7阻抗匹配阻抗匹配当信号的边沿很高时，需要考虑此路径上的信号传输及反射延迟。如果由源到负载的传输时间大于信号边沿时间，则将其视为一典型长线，此长线可能造成串扰、振荡及反射等问题。8布线层布线层如果使用串联电阻，则应直接将电阻连接到元件的脚位而不要在其中放置贯穿孔。对六层以上板，不要将时钟线布
44、线在底层（即地平面和电源平面之下），板子的下半层通常留给大信号汇流排及I/O电路。当在对时钟或快速信号作布线时，经常会需要将布线贯穿至另一个布线层,这称为跳跃。当跳跃发生在一水平方向层至一垂直方向层时，返回电流无法同样跳跃。因为在贯穿孔处存在不连续性，返回电流需要找一条低阻抗路径，而此路径可能不会在贯穿孔附近，因此在此轨线上的RF电流会耦合到其他电路而造成EMI问题。9串扰串扰在PCB上轨线间的串扰现象，不仅发生在时钟或是周期信号上，也会发生在数据、位地址、控制线及输入/输出线上。高速信号、类比电路及其他高危险信号可能因感应来自其他电路的串扰而被破坏；同时，高速信号可能会耦合至低速或其他敏感电
45、路，引起EMI及功能上的问题。串扰主要由并行线间的互感和电容引起，线间距越小，串扰越大，且正比于频率及受害电路的阻抗。使用3W规则和减少并行长度可有效降低线间串扰。10终端处理终端处理为防止因特性阻抗不匹配而造成信号破坏，需进行终端处理。当将周期信号以菊花链方式走线时，会有反射产生（除非负载间的距离很短）。因此，对于快速边沿信号，辐射状布线方式要优于菊花链方式，且每一个元件迹线都应以其自身的特性阻抗作终端。应根据几何布局、元件数量以及电力消耗等，选择适合的终端方式。主要的终端方式有以下几种：（1）串联终端电阻。此方式适用于所有的负载都在迹线的尾端，且驱动元件输出阻抗小于迹线有负载的特性阻抗时或
46、是扇出数较少时。（2）并联终端电阻。电阻阻值必须等于迹线的特性阻抗，且大约等于源阻抗，电阻另一端接一参考源，通常接地。其主要缺点是增加了DC电力消耗，因此电阻值通常为50150。（3）戴维宁网络。此方式连接电阻的一端到电源，另一端接地,可确保逻辑0与1间的转换正确。对TTL逻辑来说,戴维宁终端最好。当使用CMOS元件时，要注意电压基准位与输入电压的转换关系，电阻值选择不当可能会造成临界值变动。（4）RC网络。此方式下TTL和CMOS电路都能工作得很好。电阻值要配合迹线阻抗，电容可保持元件的DC电压基准位，结果只在转换时才有AC电流流到地。虽然RC网络会使信号有些许延迟，但与一般并联终端方式比较
47、，网络的电力消耗较少。（5）二极管网络。此方式通常用在成对信号上。二极管主要是用来限制迹线上的过冲现象，而且其电力消耗也很少。其缺点是对高速信号响应较慢，而且虽然可以防止接收端的过冲，但在迹线上仍会产生反射现象。11.5.2输入输入/输出及内部连接输出及内部连接在PCB上，I/O及相关连接电路是一个对RFI、ESD及其他传导和辐射干扰相当敏感的部分。I/O电路的大部分EMI问题来自于以下方面：(1)I/O界面元件内部的共模耦合。(2)电源平面杂波耦合至I/O电路及导线。(3)时钟信号经电容性或电感性耦合至I/O线。(4)RF能量耦合到离开封装的导线上。(5)在连接器及信号线上缺少滤波器。(6)
48、在信号地、机壳接地、数字地、类比接地间有不适当的连接。(7)混合不同的I/O连接器。1分割分割I/O电路分割包含三个基本方式：（1）功能上的子系统。每一个I/O都可视为PCB上不同的子系统。要防止子系统间的RF耦合，需要用到隔离技术。功能上的子系统包含一群元件及其相关电路，这群元件应彼此靠近，以缩短布线长度并使功能最优化。（2）宁静区域。宁静区域是一个将数字电路、类比电路、电源及接地平面等隔离的区域，可防止PCB上其他干扰源耦合至敏感电路。宁静区域的使用须采用分割或壕沟的方式，即：进出的I/O信号必须100%地隔离，可使用隔离变压器或光耦合元件。使用数据信号滤波器。经由一高阻抗共模电感器作滤波
49、或以一铁氧体元件保护。（3）辐射杂波耦合。通过分割以防止内部的RF耦合。2过流保护过流保护有些PCB会提供AC或DC电源给外部连接线,如键盘、外接SCSI设备、以太网连接单元接口AUI、光纤分布式接口FDDI、遥测元件等，这些外接电压需要符合产品的安全规定要求。EN60950Section5.4.9（类似于UL1950或CSAC22.2#950）的规定如下：(1)在42.4V峰值以下的电路，应限制输出电流（在任何负载情况下），使之不能超过8A。(2)在42.4V峰值以下的电路，若开路电压为021.2V,则应有5.0A额定电流的保护元件；若开路电压为21.242.4V,则应有3.2A额定电流的保
50、护元件。(3)任何离开PCB至外部连接器的AC或DC电压应有限制电流的元件或是符合安全规定的保险丝。11.5.3背板及附属卡背板及附属卡1路径及分割路径及分割在背板及主机板间，或是主机板与子板间连接的不连续处，会有系统中的差模RF电流辐射出去。背板通常包含许多时钟及信号线，而共用单一的接地返回路径。当在整个连接器中都分配有接地引脚时，可使回路面积最小，进而防止大RF电流耦合到其他元件或子系统中。在多层板中使用地作为返回平面，以及在连接器的时钟或信号线间加接地脚位，可使PCB上的环路得以控制。在连接器尚未定义脚位配置时，应把最高频、最快边沿速度信号调整到最短长度的脚位位置，把最低频、最慢边沿信号
