1、4 组合逻辑电路的分析和设计组合逻辑电路的分析和设计4.8 组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险4.1 概述概述4.2 门级组合逻辑电路的分析与设计门级组合逻辑电路的分析与设计4.3 编码器与译码器编码器与译码器4.4 多路选择器和多路分配器多路选择器和多路分配器4.5 加法器和比较器加法器和比较器4.6 基于基于MSI逻辑电路的分析逻辑电路的分析4.7 基于基于MSI逻辑电路的设计逻辑电路的设计4.1 概述概述 数字电路可分为组合逻辑电路和时序逻辑电路两数字电路可分为组合逻辑电路和时序逻辑电路两大部分。大部分。 1. 组合逻辑电路组合逻辑电路 在任何时刻，逻辑电路的输出状态只
2、取决于电在任何时刻，逻辑电路的输出状态只取决于电路各输入状态的组合，而与电路原来的状态无关。路各输入状态的组合，而与电路原来的状态无关。a. 电路中就不包含记忆性元器件电路中就不包含记忆性元器件;2. 组合逻辑电路的主要特点组合逻辑电路的主要特点b. 而且输出与输入之间没有反馈连线而且输出与输入之间没有反馈连线;c. 门电路是组合电路的基本单元。门电路是组合电路的基本单元。 d. 输出与电路原来状态无关。输出与电路原来状态无关。3. 组合逻辑电路的方框图组合逻辑电路的方框图A1、A2、An 输入逻辑变量输入逻辑变量L1、L2、Lm输出逻辑变量输出逻辑变量图中：图中：Li = fi (A1、A2
3、、An) i = (1、2、m)输出与输入之间的逻辑关系：输出与输入之间的逻辑关系： 组合逻辑电路可以有多个输入端和多个输出端。组合逻辑电路可以有多个输入端和多个输出端。 4. 组合逻辑电路中的两类问题组合逻辑电路中的两类问题(1) 组合逻辑电路的分析组合逻辑电路的分析根据已知的逻辑电路图分析电路的逻辑功能。根据已知的逻辑电路图分析电路的逻辑功能。(2) 组合逻辑电路的设计组合逻辑电路的设计 根据逻辑问题，得出满足要求的逻辑电路图根据逻辑问题，得出满足要求的逻辑电路图或或VHDL语言程序等设计结果。语言程序等设计结果。4.2 门级组合逻辑电路的分析与设计门级组合逻辑电路的分析与设计4.2.1
4、分析方法分析方法门级组合逻辑电路的基本单元是各种基本门电路。门级组合逻辑电路的基本单元是各种基本门电路。组合逻辑电路分析流程图组合逻辑电路分析流程图逻辑电路图逻辑电路图逻辑真值表逻辑真值表化简或变换化简或变换逻辑表达式逻辑表达式逻辑逻辑功能功能说明说明分析过程一般步骤：分析过程一般步骤：a. 根据给定的逻辑电路，从输入端开始，逐级推导根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑函数表达式。出输出端的逻辑函数表达式。b. 根据输出函数表达式列出真值表。根据输出函数表达式列出真值表。c. 用文字概括出电路的逻辑功能。用文字概括出电路的逻辑功能。d. 对原电路进行改进设计，对原电路进行改
5、进设计， 寻找最佳方案寻找最佳方案(这一步不这一步不一定都要进行一定都要进行)。 例例1 分析图示电路的逻辑功能。分析图示电路的逻辑功能。ABCL&L1L2L374LS0074LS10CBL 1BAL 2ACL 3ACBACBLLLL 321解解 (1) 写出逻辑表达式写出逻辑表达式ACBACBL )()()(CAABBC )()()(CAABBC ACBACB ABCL&L1L2L374LS0074LS10(2) 变换逻辑函数变换逻辑函数 输入输入 ABC 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1输出输出 L00010111(3) 根据函
6、数表达式列真值表根据函数表达式列真值表ACBACBL (4) 分析逻辑功能分析逻辑功能 输入变量输入变量A、B和和C中有两中有两个以上取值为个以上取值为1时，输出函数时，输出函数L=1；否则否则L= 0。三变量的多数表决器。三变量的多数表决器。例例2 试分析下图所示逻辑电路的功能。试分析下图所示逻辑电路的功能。解解 （1）由图写）由图写 表达式表达式 01012123233BBGBB GBBGBG上页上页下页下页返回返回（2）列出真值表）列出真值表B3B2B1B0 G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0
7、 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0（3） 分析功能分析功能本电路是自然二进制码至本电路是自然二进制码至格雷码的转换电路格雷码的转换电路。 例例3 分析图示组合电路的逻辑功能。分析图示组合电路的逻辑功能。1 AB1F2F&解解 (1) 列出
8、该电路的输出逻辑表达式列出该电路的输出逻辑表达式BABAF1 BABAF2 1 AB1F2F&(2) 列真值表列真值表 输输 入入 A B 0 0 0 1 1 0 1 1输输 出出 F1 F2 0 0 0 1 1 0 0 0BABAF1 BABAF2 输输 入入 A B 0 0 0 1 1 0 1 1输输 出出 F1 F2 0 0 0 1 1 0 0 0a. 由表达式由表达式当当A=1与与B=0时，时，F1=1。当当A=0与与B=1时，时，F2=1。(3) 分析逻辑功能分析逻辑功能可知：可知： b. 综合考虑综合考虑F1和和F2的值，的值，可推得电路的逻辑功能：可推得电路的逻辑功能：当当AB时
9、，时， F1F2=10；当当AB, AB, FABF ABYA=BYAB其中，其中，A3 A 0、B3 B 0是相比较是相比较的两组的两组4位二进制数的输入端，位二进制数的输入端，YAB是比较结果输是比较结果输出端。出端。(1) 功能框图功能框图A0A1A2A3B0B1B2B3YABYA=BYAB3，则，则AB，FAB=1;若若A3B3， 则则AB, FAB2,则则FAB=1；若若A2B2，则，则FABYA=BYABYA=BYABB0B1B2B3CC14585IA=BIABYA=BYAB12 3 13IAB是级联输入端是级联输入端A3 A 0、B3 B 0是输入端是输入端YAB是输出端是输出端
10、(2) CC14585的功能表的功能表 BABABAIYYY BA(2) 比较器输出逻辑表达式比较器输出逻辑表达式BA0011223300112233112233223333BA)()()()()()()(Y IBABABABABABABABABABABABABABABA00112233BA)()()( IBABABABAY比较器内部电路决定的优先级：比较器内部电路决定的优先级：IAB最低。最低。若只比较两个若只比较两个4位二进制数，可令扩展端位二进制数，可令扩展端IAB=1。 A3A2A1A0 B3B2B1B0IABIA=B IABYA=BYABIA=B IABYA=BYABIA=B IAB
11、YA=BYABYA=BYAB1电路的连接方式称为级联方式，显然级数越多，比较速度越慢。电路的连接方式称为级联方式，显然级数越多，比较速度越慢。 b. 也可将也可将8对输入端中任意两对对输入端中任意两对Ai、Bi和和Aj、Bj闲置不用。闲置不用。 若比较两个若比较两个6位数的大小：位数的大小：a. 可将可将A7、A6、B7、B6全接高电平或低电平全接高电平或低电平4.6 基于基于MSI组合逻辑电路的分析组合逻辑电路的分析 基于基于MSI逻辑电路的分析是指以中规模集成逻辑电路的分析是指以中规模集成器间为核心的逻辑电路的分析。器间为核心的逻辑电路的分析。 由于由于MSI器件的多样性和复杂性，前面介绍
12、器件的多样性和复杂性，前面介绍的门级电路的分析方法显然已无能为力。的门级电路的分析方法显然已无能为力。 4.6.1 分析步骤分析步骤逻辑电路图逻辑电路图划分功能块划分功能块分析各块功能分析各块功能分析整体功能分析整体功能分析流程图分析流程图注意：注意： 即使电路只有一个功即使电路只有一个功能块，整体电路的逻辑能块，整体电路的逻辑功能也不一定是这个功功能也不一定是这个功能块原来的逻辑功能。能块原来的逻辑功能。4.6.2 分析举例分析举例例例1 如图是由双如图是由双4选选1MUX74LS135与若干门组成的电路，试与若干门组成的电路，试分析输出分析输出Z与输入与输入X3、X2、X1和和X0之间的逻
13、辑关系。之间的逻辑关系。74LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X37404 1ZX210740274LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X37404 1ZX2107402解解 (1)划分功能块划分功能块 本题只划分一个功能块。本题只划分一个功能块。74LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X37404 1ZX2107402(2) 分析功能块分析功能块 注意：注意：74LS153是一个双是一个双4选选1的的MUX，片子
14、未被选中时，片子未被选中时输出逻辑电平是输出逻辑电平是0，而非高阻态。，而非高阻态。 2个个4选选1的的MUX组成一个组成一个 8选选1MUX。X3=00074LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X37404 1ZX2107402a. 当当X3=0时时1Z=1X3=1074LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X37404 1ZX2107402YZ X1 X0 0 0 0 1 1 0 1 1 YX2X211功能表功能表b. 当当X3=1时时D1D0D2D3D5D4D6D7A0A
15、1YX1X0ZX2X3A210a. 画出电路的功能框图画出电路的功能框图(3) 分析整体电路逻辑功能分析整体电路逻辑功能D1D0D2D3D5D4D6D7A0A1YX1X0ZX2X3A210电路实现了检测电路实现了检测8421BCD码的逻辑功能。码的逻辑功能。b. 写出电路的功能表写出电路的功能表 1 1 0 0 0 0 0 0 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 X3 X2 X1 X0Z1 0功能表功能表 例例2 图示电路由一片图示电路由一片4位二进制超前进位全加器位二进制超前进位全加器74LS283、比、比较器（可选较
16、器（可选CC14585）与七段显示译码电路）与七段显示译码电路74LS47及显示块及显示块LED组成的电路，试分析该电路的逻辑功能。组成的电路，试分析该电路的逻辑功能。 解解 (1) 划分功能块划分功能块将电路分为三个功能块：将电路分为三个功能块：a. 加法运算电路及加法运算电路及比较器；比较器；b. 译码电路；译码电路；c. 显示电路。显示电路。(2) 分析各功能块的逻辑功能分析各功能块的逻辑功能a. 74283是是4位二进制加位二进制加法器，输出法器，输出 F4F1是是A3 A0与与B3 B0的和。的和。当当F4F3F2F11010时，比较电路输出时，比较电路输出YA1001时，时，L1=
17、1；当当A3A2A1A00100时，四舍五入输出时，四舍五入输出L2=0；当当A3A2A1A00100时，时，L2=1。设输入为设输入为A3A2A1A0，BCD码检测输出码检测输出L1，四舍五入输出四舍五入输出L2。 检测检测BCD码，输出是码，输出是L1；故将逻辑问题划分为二个功能块电路：故将逻辑问题划分为二个功能块电路： 四舍五入，输出是四舍五入，输出是L2。功能框图功能框图(2) 设计功能块内部电路设计功能块内部电路 a. 分析设计要求可知，本题目二个功能块电路都是要比较分析设计要求可知，本题目二个功能块电路都是要比较两个两个4位二值数码的大小，故可以选用中规模位二值数码的大小，故可以选
18、用中规模4位数值比较器位数值比较器MC14585B。 将比较器将比较器的输出端的输出端YAB作为作为BCD码检测输出端码检测输出端L1；比较器；比较器的输出端的输出端YAB作为四舍五入输出端作为四舍五入输出端L2。 将将A3A2A1A0接入两片接入两片MC14585B的输入端的输入端A3A2A1A0，另一，另一组输入端组输入端B3B2B1B0分别接分别接1001和和0100；(3) 逻辑电路图逻辑电路图b. 用中规模加法器实现用中规模加法器实现四舍五入电路四舍五入电路 BCD码检测码检测电路电路 c. c. 试用试用MUX实现本题比较电路的逻辑功能。实现本题比较电路的逻辑功能。例例3 A3A2
19、A1A0、B3B2B1B0、C3C2C1C0和和E3E2E1E0是待是待传送的传送的4路数据，每路数据有路数据，每路数据有4位。试设计利用位。试设计利用D3D2D1D0数据总线分时传送各路数据的逻辑电路。数据总线分时传送各路数据的逻辑电路。 解解 (1) 划分功能框图划分功能框图 根据题意，要求利用数据总线分时传送根据题意，要求利用数据总线分时传送4路数据，路数据，因此可以通过四组三态门因此可以通过四组三态门A、B、C、E将各路数据线将各路数据线接到数据总线上，再利用一个接到数据总线上，再利用一个24线译码器的译码输线译码器的译码输出，分别控制四组三态门的选通信号，即可达到分时出，分别控制四组
20、三态门的选通信号，即可达到分时传送的要求。传送的要求。功能块电路框图功能块电路框图(2) 设计功能块内部电路设计功能块内部电路 由于各组三态门功能块内部需要由于各组三态门功能块内部需要4路三态门对应路三态门对应4位数据，位数据，因此三态门可选用因此三态门可选用74LS125(4三态门芯片三态门芯片)，译码电路选择双，译码电路选择双24线译码器线译码器74LS139。 A3 B3 C3 E3 0 00 1 1 01 1 X1 X0D3 D2 D1 D0 A2 B2 C2 E2 A1 B1 C1 E1 A0 B0 C0 E0电路的功能表电路的功能表(3) 画电路图画电路图(4) 验证设计验证设计7
21、4LS125的逻辑功能：的逻辑功能：输出输出Y为高阻状态；为高阻状态；1EN 使能端使能端 , ,输出输出等于输入，等于输入，Y=A；0EN 使能端使能端 , , 由于由于 、 、 、 ，当当 ，X1X0由由00 11变化时，分别选通变化时，分别选通 、 、 和和 对应的三态门。对应的三态门。0AENY 1BENY 2CENY AEN01ST 3EENY BENCENEEN 当当 时，时，74LS125-A导通，将数据导通，将数据A3A2A1A0送到数送到数据总线据总线D3D2D1D0上。同样，上。同样， 、 和和 分别为低电分别为低电平时，可将相应的一组数据送到数据总线上，实现分时传送数平时
22、，可将相应的一组数据送到数据总线上，实现分时传送数据的功能。据的功能。0ENA BENCENEEN4.8 组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险 前面讨论组合逻辑电路的工作时，都是在输前面讨论组合逻辑电路的工作时，都是在输入输出处于稳定的状态下进行的。入输出处于稳定的状态下进行的。 实际上，由于电路的延迟，使逻辑电路在实际上，由于电路的延迟，使逻辑电路在信号变化的瞬间可能出现错误的逻辑输出，从信号变化的瞬间可能出现错误的逻辑输出，从而引起逻辑混乱。而引起逻辑混乱。 由于竞争而使电路输出由于竞争而使电路输出产生尖峰脉冲的现象叫做冒险产生尖峰脉冲的现象叫做冒险现象，简称险象。现象，简
23、称险象。1. 竞争与险象竞争与险象 在组合电路中，某一输入变量经不同途径传输后，到在组合电路中，某一输入变量经不同途径传输后，到达电路中某一会合点的时间有先有后，这种现象称为竞争。达电路中某一会合点的时间有先有后，这种现象称为竞争。(1) 竞争与冒险现象竞争与冒险现象(2) 竞争与冒险现象说明竞争与冒险现象说明对于图示电路对于图示电路b. 如果考虑门的延迟，但忽略信号的前后沿。如果考虑门的延迟，但忽略信号的前后沿。其输出函数为其输出函数为a. 在理想情况，即不考虑门的信在理想情况，即不考虑门的信号延迟和信号的上下沿。号延迟和信号的上下沿。 当当B=C=1时，时， 应有应有F=A+A=1，即不管
24、，即不管A如何变化，如何变化，输出输出F恒为高。恒为高。F=AB+AC假定各门的延迟时间均为假定各门的延迟时间均为tpd输入输出信号波形输入输出信号波形 在输出端产生了一种宽在输出端产生了一种宽度很窄的脉冲，度很窄的脉冲， 人们形象地人们形象地称其为毛刺。称其为毛刺。 这种输出是由竞争所造这种输出是由竞争所造成的错误输出。成的错误输出。门的延迟时间门的延迟时间tpd越大，则输出出现的脉冲越宽。越大，则输出出现的脉冲越宽。 输出出现的这种脉冲不是逻辑表达式所预期的，但在输出出现的这种脉冲不是逻辑表达式所预期的，但在实际电路中是可能存在的。实际电路中是可能存在的。 竞争是经常发生的，但不一定都会产
25、生毛刺。所以竞争竞争是经常发生的，但不一定都会产生毛刺。所以竞争不一定造成危害。但一旦出现了毛刺，若下级负载不一定造成危害。但一旦出现了毛刺，若下级负载(特别是特别是时序电路时序电路)对毛刺敏感，则毛刺将使负载电路发生误动作。对毛刺敏感，则毛刺将使负载电路发生误动作。 (3) 冒险现象的类型冒险现象的类型冒险现象分为静态险象和动态险象两种类型。冒险现象分为静态险象和动态险象两种类型。a. 静态险象静态险象 在输入信号变化，按逻辑表达式输出不应有变化的情况在输入信号变化，按逻辑表达式输出不应有变化的情况下，实际上会在输出端产生一个下，实际上会在输出端产生一个“1”或或“0”的窄脉冲，称之为的窄脉
26、冲，称之为静态险象。静态险象。静态险象按其产生的条件又可分为功能险象和逻辑险象。静态险象按其产生的条件又可分为功能险象和逻辑险象。 功能冒险是由于多个输功能冒险是由于多个输入变量同时变化引起的冒险。入变量同时变化引起的冒险。 (a) 功能险象功能险象 功能冒险是由于变化的输功能冒险是由于变化的输入信号快慢不一致，因而导致入信号快慢不一致，因而导致了变化的输入信号之间的竞争。了变化的输入信号之间的竞争。 功能冒险是罗辑函数的功能所固有的，它无法用改变设功能冒险是罗辑函数的功能所固有的，它无法用改变设计的方法消除，只能通过控制输入信号的变化次序来避免。计的方法消除，只能通过控制输入信号的变化次序来
27、避免。(b) 逻辑险象逻辑险象仅由一个输入信号发生变化引起的冒险称为逻辑险象。仅由一个输入信号发生变化引起的冒险称为逻辑险象。 静态险象按其稳态输出是静态险象按其稳态输出是1还是还是0的不同，又可分静的不同，又可分静态态1及及0险象。险象。a) 静态静态1险象险象 在输入信号变化前后，稳态的输出均为在输入信号变化前后，稳态的输出均为1，且在，且在1的输的输出上出现一个负向窄脉冲出上出现一个负向窄脉冲(即输出为即输出为101)。这种险象称。这种险象称为静态为静态1险象。险象。1险象险象(输出负脉冲输出负脉冲) (B=C=1时）时）&BACF(a)(b)AAABACFtpd1b) 静态静态0险象险
28、象 在输入信号变化前后，稳态的输出均为在输入信号变化前后，稳态的输出均为0，且在，且在0的输的输出上出现一个正向窄脉冲出上出现一个正向窄脉冲(即输出为即输出为010)。这种险象称。这种险象称为静态为静态0险象。险象。112314F1BACA门1tpd2tpd门2门3门4tpdtpd0险象险象(输出正脉冲输出正脉冲) (B=C=0时）时）b. 动态险象动态险象 在组合逻辑电路中，若输入信号变化前后的稳态输出在组合逻辑电路中，若输入信号变化前后的稳态输出均值不同，且在输出稳态之前输出要变化三次，期间经过均值不同，且在输出稳态之前输出要变化三次，期间经过暂时状态暂时状态01或或10(即输出出现即输出
29、出现101 0或或010 1)。这种险象称之为动态险象。这种险象称之为动态险象。4.8.2 险象的识别和消除方法险象的识别和消除方法1. 险象的识别险象的识别(1) 代数法代数法 首先，找出具有竞争能力的变量；首先，找出具有竞争能力的变量；XXF XXF 静态静态1险象险象(如如X从从1 0)静态静态0险象险象(如如X从从0 1) 然后逐次改变其它变量，若得到的表达式，为下列形然后逐次改变其它变量，若得到的表达式，为下列形式之一，则有险象存在。式之一，则有险象存在。解解 由函数可看出变量由函数可看出变量A和和C具有竞争能力，且有具有竞争能力，且有 _CABAACF 例例1 判断判断 是否存在冒
30、险现象。是否存在冒险现象。AFBC 00AFBC 01AFBC 10AAFBC 11CFAB 00101 FABCFAB 10CFAB 11由上可看出，当由上可看出，当B=C=1时将产生时将产生1险象。险象。 例例2 判断判断 的冒险情况。的冒险情况。A变量变量 C变量变量 由上可看出，当由上可看出，当B=C=0和和A=B=0 时将产生时将产生 0险象。险象。 解解 变量变量A、C具有竞争能力，冒险判别如下：具有竞争能力，冒险判别如下： )()(CABACAF AAFBC 00001 FBCAFBC 10111 FBCCCFAB 00CFAB 01010 FAB111 FAB2. 卡诺图法卡诺
31、图法 如果两卡诺圈相切，而相切处又未被其它卡诺圈包围，如果两卡诺圈相切，而相切处又未被其它卡诺圈包围，则可能发生冒险现象。则可能发生冒险现象。判断的方法：判断的方法： 图上两卡诺圈相切，当输入变量图上两卡诺圈相切，当输入变量ABC由由111变为变为110时，时，F从一个卡诺圈进入另一个卡诺圈，若把圈外函数值视为从一个卡诺圈进入另一个卡诺圈，若把圈外函数值视为0，则，则函数值可能按函数值可能按1 - 0 - 1变化，从而出现毛刺。变化，从而出现毛刺。 如图所示如图所示2. 险象的消除险象的消除(1) 修改逻辑设计修改逻辑设计(增加冗余项增加冗余项) 增加多余项增加多余项BC即是在卡诺图上两卡诺圈
32、相切处增加了一个即是在卡诺图上两卡诺圈相切处增加了一个BC圈。圈。式式 F=AC+AB，在，在B=C=1时，时，F=A+A 将产生将产生 “1” 险象。险象。若增加多余项若增加多余项BC，使，使则当则当B=C=1 时，时，F恒为恒为1， 所以消除了冒险。所以消除了冒险。BCBAACF (2) 引入选通脉冲引入选通脉冲 由于险象仅发生在输入信号变化的瞬间，因此在这段时由于险象仅发生在输入信号变化的瞬间，因此在这段时间内先将门封住，待电路进入稳态后，间内先将门封住，待电路进入稳态后， 再加选通脉冲选取输再加选通脉冲选取输出结果。即可消除现象。出结果。即可消除现象。 该方法简单易行，但该方法简单易行
33、，但选通信号的作用时间和极选通信号的作用时间和极性等一定要合适。性等一定要合适。&BACF选通脉冲1利用选通法消除冒险利用选通法消除冒险(3) 输出端接滤波电容输出端接滤波电容 由于险象产生的尖峰脉冲一般都很窄，所以在输出端加由于险象产生的尖峰脉冲一般都很窄，所以在输出端加一滤波电容一滤波电容CF，可有效地削弱尖峰脉冲幅度。，可有效地削弱尖峰脉冲幅度。 CF取值越大，滤波效果越好，但却会使正常输出信号前取值越大，滤波效果越好，但却会使正常输出信号前后沿变坏。故参数要选择合适，一般由实验确定。后沿变坏。故参数要选择合适，一般由实验确定。 (a) 未加滤波电容的输出未加滤波电容的输出 (b) 加滤波电容后的输出加滤波电容后的输出加电容消加电容消除险象除险象 加选通脉冲则是行之有效的方法。目前许多加选通脉冲则是行之有效的方法。目前许多MSI器件都器件都备有使能备有使能(选通控制选通控制)端，端， 为加选通信号消除毛刺提供了方便。为加选通信号消除毛刺提供了方便。三种方法的特点：三种方法的特点：增加冗余项适用范围有限；增加冗余项适用范围有限；加滤波电容是实验调试阶段常采取的应急措施；加滤波电容是实验调试阶段常采取的应急措施；
