1、n导线之间（同层导线之间（同层/不同层）、导线与衬底之间都存在不同层）、导线与衬底之间都存在平面电容平面电容；上层导线到下层导线、下层导线到衬底之；上层导线到下层导线、下层导线到衬底之间存在间存在边缘电容边缘电容。Capacitance is everywhere. n由于尺寸很小，因此这些寄生参数的值也很小。由于尺寸很小，因此这些寄生参数的值也很小。 对于对电容不敏感的电路，不必担心；对于对电容不敏感的电路，不必担心； 不管是不管是CMOS还是双极型，只要涉及高频，寄生会成还是双极型，只要涉及高频，寄生会成为问题。为问题。n忽略寄生参数会毁掉你的芯片。 导线尽可能短导线尽可能短n减少寄生电容
2、的方法：减少寄生电容的方法： 采用电容最低的金属层采用电容最低的金属层 绕过电路走线绕过电路走线n减少寄生电容的方法减少寄生电容的方法 - - 选择金属层选择金属层n起主要作用的电容通常是导线与衬底间的电容。起主要作用的电容通常是导线与衬底间的电容。n如下图，寄生参数可以把电路如下图，寄生参数可以把电路1的噪声通过衬底耦合的噪声通过衬底耦合到电路到电路2，所以要设法使所有的噪声都远离衬底。，所以要设法使所有的噪声都远离衬底。n减少寄生电容的方法减少寄生电容的方法 - - 选择金属层选择金属层n可以通过改变金属层来获得较小的至衬底的电容，通常最可以通过改变金属层来获得较小的至衬底的电容，通常最高
3、金属层所形成的电容总是最小的。高金属层所形成的电容总是最小的。n另外值得注意的是并不是所有工艺的最高层金属与衬底产另外值得注意的是并不是所有工艺的最高层金属与衬底产生的寄生电容都最小生的寄生电容都最小,它还与金属层的宽度等其它因素有它还与金属层的宽度等其它因素有关。有些工艺中或许是关。有些工艺中或许是 M2对地的电容要比对地的电容要比 M4的对地电的对地电容大，所以我们不能只凭直觉来判断容大，所以我们不能只凭直觉来判断，一定要通过具体的一定要通过具体的计算来确认。计算来确认。n减少寄生电容的方法减少寄生电容的方法 - - 选择金属层选择金属层nModern processes have six
4、 or more metal layers. are thin and optimized for a tight routing pitch. are often slightly thicker for lower resistance and better current-handling capability. may be even thicker to provide a low-resistance power grid and fast global interconnect.n减少寄生电容的方法减少寄生电容的方法 - - 选择金属层选择金属层nWidening wires a
5、lso increase , which somewhat from adjacent wires.nIncreasing spacing between wires and leaves . This to some extent and significantly n减少寄生电容的方法减少寄生电容的方法 绕过电路走线绕过电路走线n在某些电路的上面布金属线在某些电路的上面布金属线,这是在数字自动布局布线中经常会遇这是在数字自动布局布线中经常会遇到的情况。到的情况。 各层金属相互交叠各层金属相互交叠,所以在反相器、触发器等都存在所以在反相器、触发器等都存在寄生电容。如果不加以干预的话寄生电容。
6、如果不加以干预的话, 只是由布线器来操作只是由布线器来操作, 那么就那么就有可能毁了你的芯片。有可能毁了你的芯片。n在模拟电路版图设计中在模拟电路版图设计中,我们经常会人为的将敏感信号隔离开来我们经常会人为的将敏感信号隔离开来, 尽量避免在敏感电路上面走线尽量避免在敏感电路上面走线,而只是将金属线走在电路之间而只是将金属线走在电路之间,这这样寄生的参数就小一些且相对容易控制。样寄生的参数就小一些且相对容易控制。n在数字版图中，在数字版图中，90%的导线一起布置，不必关心它们的功能；的导线一起布置，不必关心它们的功能；n而在模拟版图中，对于某些功能可以不在乎寄生电容，而另一些而在模拟版图中，对于
7、某些功能可以不在乎寄生电容，而另一些必须注意。必须注意。n减少寄生电容的方法减少寄生电容的方法 绕过电路走线绕过电路走线n通过电流密度可以选择导线宽度，电流大小影响单元通过电流密度可以选择导线宽度，电流大小影响单元间的布线方案。间的布线方案。n翻开工艺手册，我们经常能看到每层金属线能够承载翻开工艺手册，我们经常能看到每层金属线能够承载的电流。通过这个参数我们可以计算所需要的金属层的电流。通过这个参数我们可以计算所需要的金属层宽度。例如，有一根信号线需要承载宽度。例如，有一根信号线需要承载 1毫安的电流，毫安的电流，而工艺手册注明每微米可以走而工艺手册注明每微米可以走 0.5毫安的电流，那么毫安
8、的电流，那么这根金属层的宽度至少要这根金属层的宽度至少要2微米。微米。nIR压降：压降：n假设假设导线的方块电阻导线的方块电阻Rsqu是是0.05, 则则 R = Rsqu*L/W = 0.05*（2mm/2um） = 50 V = IR = 50*1mA = 50 mV 所以计算得知电压为所以计算得知电压为50毫伏。毫伏。 它对于一个电它对于一个电压非常敏压非常敏感的电路来讲就会有很大的影响。如果这条导线的压降感的电路来讲就会有很大的影响。如果这条导线的压降不能超过不能超过10毫伏毫伏, 显然这个设计就是失败的。所以这就显然这个设计就是失败的。所以这就意味着我们必须增加导线宽度才能满足这一要
9、求。意味着我们必须增加导线宽度才能满足这一要求。n为了降低寄生电阻，就需要确保使用最厚的金属层。为了降低寄生电阻，就需要确保使用最厚的金属层。正如我们了解的，一般情况下，最厚的金属线具有最正如我们了解的，一般情况下，最厚的金属线具有最低的方块电阻。如果遇到相同的金属层厚度，也可以低的方块电阻。如果遇到相同的金属层厚度，也可以将这几条金属重叠形成并联结构，大大降低了电阻。将这几条金属重叠形成并联结构，大大降低了电阻。因此因此, , 并联布线是降低大电流路径电阻的有效方法并联布线是降低大电流路径电阻的有效方法, , 而且还能节省一定的面积。而且还能节省一定的面积。n当电路是在一个真正的高频的情况下
10、工作时当电路是在一个真正的高频的情况下工作时，导线也开始存在了导线也开始存在了电感效应。电感效应。 解决寄生电感的方法就是试着去模拟它解决寄生电感的方法就是试着去模拟它，把它当成电把它当成电路中的一部分。路中的一部分。n首先需要尽早的完成布局首先需要尽早的完成布局，好让电路设计者较早的看到导线究竟好让电路设计者较早的看到导线究竟能有多长能有多长，然后估计出可能引起的电感。版图设计过程中尤其注然后估计出可能引起的电感。版图设计过程中尤其注意不要因为电感耦合而影响其它部分。意不要因为电感耦合而影响其它部分。能否利用寄生参数？n从整体来说，不可以利用寄生参数得到好处。从整体来说，不可以利用寄生参数得
11、到好处。 因为寄生参数可以正负相差因为寄生参数可以正负相差50%，无法很好地控制。，无法很好地控制。 然而，可以利用寄生参数得到一点小外快。如把电源线和地线互然而，可以利用寄生参数得到一点小外快。如把电源线和地线互相层叠起来就可以得到免费的电源去耦电容。相层叠起来就可以得到免费的电源去耦电容。nCMOS晶体管nMOS器件本身存在两种电容：器件本身存在两种电容：和和。 ： 平行板电容：平行板电容： Cgb = Cunit/area x A 源漏交叠电容：源漏交叠电容： Cgs、 Cgd 总的栅电容：总的栅电容： Cg = Cgb + Cgs + Cgd overlapcapacitanceint
12、rinsic capacitance(a parallel plate capacitor)Cgs(fringing)Cgd(fringing)nCMOS晶体管晶体管 - ： is to attract charge to invert the channel, so high gate capacitance is required to obtain high Ids. （Cpermicron has a value of about 1.52fF/um of gate width）nCMOS晶体管 - ：边缘交叠电容：边缘交叠电容 nThe gate also has terminati
13、ng on the source and drain, this leads to , called “ / ”. Cgs(fringing) = Cgsfr * W Cgd(fringing) = Cgdfr * WnComparing to a nMOS transistor, we can find that in saturation of a transistor, because the fringing overlap component . The fringing overlap capacitance becomes relatively more important fo
14、r shorter channel transistors because it is a large fraction of the total.nCMOS晶体管晶体管nMOS器件本身存在两种电容：器件本身存在两种电容：和和。 ：扩散电容主要是由源、漏扩散区与衬底或扩散电容主要是由源、漏扩散区与衬底或阱之间形成的阱之间形成的PN结电容。由两部分组成：扩散区底面结电容。由两部分组成：扩散区底面结电容和边缘电容。结电容和边缘电容。 Cdb = Cjbs*（ab） + Cjbssw *（2a+2b） 其中，其中， Cjbs：每平方：每平方um的结电容的结电容 Cjbssw: 每每um的边缘电容的边
15、缘电容 a、b：扩散区的宽度和长度：扩散区的宽度和长度nCMOS晶体管晶体管 - ：nBecause the depletion region thickness depends on the reverse bias, these parasitics are nonlinear, The area junction capacitance term is: Cjbs = Cj(1+Vsb/0) -MjMj:junction grading coefficient, 0.330.5 （梯度因子）（梯度因子）Cj:the junction capacitance at 0 bias0:buil
16、t-in potential, equals to (kT/q)ln(NAND/ni2) （PN结内建势垒）结内建势垒）ni:intrinsic carrier concentration （发射系数）（发射系数） n and the sidewall capacitance term is of a similar form: Cjbssw = Cjsw(1+Vsb/0) -MjswnCMOS晶体管 - ： are not fundamental to operation of the devices, but do impact circuit performance and hence
17、are called , also called . depends on the and of the diffusion, the , the of the diffusion, and the . As diffusion has both high capacitance and high resistance, it is generally made in the layout.nFor the purpose of hand estimation, you can observe that the diffusion capacitance of source and drain
18、 regions is to the gate capacitance, e.g., Cg = Cdb = Csb = 1.52fF/um of gate width.nCMOS晶体管晶体管n对于处于对于处于N阱中的阱中的PMOS晶体管，当源或漏上的电压发生变化时，晶体管，当源或漏上的电压发生变化时，阱电容会使这一变化变慢。当有一个电压加到栅上时阱电容会使这一变化变慢。当有一个电压加到栅上时, 栅电容会栅电容会使它变慢。多晶硅栅的串联电阻与栅电容一起形成了一个使它变慢。多晶硅栅的串联电阻与栅电容一起形成了一个 RC时时间常数间常数, 它使器件进一步变慢。几乎器件的每一个部分都有某种它使器件进一
19、步变慢。几乎器件的每一个部分都有某种电容以某种方式使器件的操作变慢。电容以某种方式使器件的操作变慢。SDGonoffonoffinput signal of Ginput signal of AAnCMOS晶体管晶体管n减少减少 CMOS器件寄生参数的技术就是减少栅的串联电阻。任何器件寄生参数的技术就是减少栅的串联电阻。任何其它在内的寄生参数是没有办法改变的。如果我们降低了多晶硅其它在内的寄生参数是没有办法改变的。如果我们降低了多晶硅栅的串联电阻栅的串联电阻, 就降低了就降低了 RC时间常数时间常数, 从而改善了器件的速度。从而改善了器件的速度。我们可以通过把多晶硅栅分成多个我们可以通过把多晶
20、硅栅分成多个“指状指状“结构结构, 然后用导线将然后用导线将它们并联起来以降低电阻。它们并联起来以降低电阻。SDGIIIIIIIVbig size MOSsplit into four partssimple modenCMOS晶体管 use of multiple fingersCMOS闩锁效应及其预防n在在 CMOS 电路中电路中 PMOS 和和 NMOS 经常作互补晶体管使用，经常作互补晶体管使用，它们相距很近，可以形成寄生可控硅结构，一旦满足触发条件，它们相距很近，可以形成寄生可控硅结构，一旦满足触发条件，将使电路进入将使电路进入低压大电流低压大电流的状态，这就是闩锁效应。的状态，这就
21、是闩锁效应。 造成电路功能的混乱，使电路损坏。造成电路功能的混乱，使电路损坏。产生闩锁效应的条件产生闩锁效应的条件n1 环路电流增益大于环路电流增益大于 1，即，即npn*pnp = 1 ；n2 两个两个BJT发射结均处于正偏；发射结均处于正偏； n3 电源提供的最大电流大于电源提供的最大电流大于PNPN器件导通所需维持电流器件导通所需维持电流IH。 N阱阱CMOS工艺中的典型工艺中的典型PNPN可控硅结构及其等效电路可控硅结构及其等效电路 CMOS闩锁效应及其预防 2 21n潜在的发射极潜在的发射极(结结)： n绿色标出区域是潜在的发射极绿色标出区域是潜在的发射极(结结)，当这些，当这些MO
22、SFET作为作为I/O器件时，由于信号的大于器件时，由于信号的大于VDD的的overshoot，可能使，可能使PMOS的的源源/衬结、漏衬结、漏/衬结和沟道中感应的纵向衬结和沟道中感应的纵向PN结结(这些都是纵向寄这些都是纵向寄生生PNP BJT的发射结的发射结)正偏而发射空穴到正偏而发射空穴到N阱中，接着在阱中，接着在N阱和阱和衬底的衬底的PN 结内建电场的驱动下，漂移进入结内建电场的驱动下，漂移进入P衬底，最终可能被衬底，最终可能被横向寄生横向寄生 NPN BJT吸收而形成强耦合进入吸收而形成强耦合进入latch状态；同理，状态；同理，由于信号的小于由于信号的小于GND的的undersho
23、ot，可能使，可能使NMOS的源的源/衬衬结、漏结、漏/衬结和沟道中感应的纵向衬结和沟道中感应的纵向PN结结(这些都是横向寄生这些都是横向寄生 NPN BJT 的发射结的发射结)正偏而发射电子到正偏而发射电子到P衬底中，衬底中， 接着在接着在N阱阱和衬底的和衬底的PN结内建电场的驱动下，漂移进入结内建电场的驱动下，漂移进入N阱，最终可能被阱，最终可能被纵向寄生纵向寄生PNP BJT吸收而形成强耦合进入吸收而形成强耦合进入latch状态。状态。 n另外还有两种情形可能向衬底或另外还有两种情形可能向衬底或N阱注入少数载流子，一，阱注入少数载流子，一，热载热载流子效应；二，流子效应；二，ESD 保护
24、保护，前者可采用加大沟道长度的方法解，前者可采用加大沟道长度的方法解决，后者可采用在版图中追加少数载流子保护环的方法来解决。决，后者可采用在版图中追加少数载流子保护环的方法来解决。 CMOS闩锁效应及其预防预防措施预防措施 - 一、工艺技术预防措施一、工艺技术预防措施n为了有效地降低为了有效地降低npn和和pnp，提高抗自锁的能力，要注意扩，提高抗自锁的能力，要注意扩散浓度的控制。对于横向寄生散浓度的控制。对于横向寄生PNP管，保护环是其基区的一部分，管，保护环是其基区的一部分，施以重掺杂可降低其施以重掺杂可降低其pnp ；对于纵向寄生；对于纵向寄生NPN管，工艺上降管，工艺上降低其低其npn
25、有效的办法是采用深阱扩散，来增加基区宽度。有效的办法是采用深阱扩散，来增加基区宽度。n为了降低为了降低Rn，可采用倒转阱结构，即阱的纵向杂质分布与一般，可采用倒转阱结构，即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；扩散法相反，高浓度区在阱底；n为了降低为了降低Rp，可采用，可采用N+_si上外延上外延N-作为衬底，实验证明用此作为衬底，实验证明用此衬底制作的衬底制作的CMOS电路具有很高的抗自锁能力。电路具有很高的抗自锁能力。n如果采用下图所示的外延埋层如果采用下图所示的外延埋层CMOS电路电路(EBL CMOS IC)，由于衬底材料浓度很高，使寄生由于衬底材料浓度很高，使寄生PNP管
26、的横向电阻管的横向电阻Rs下降；又下降；又因为阱下加入因为阱下加入P+埋层，使阱的横向电阻埋层，使阱的横向电阻Rw和和npn大大下降，大大下降，从而大大提高电路的抗自锁能力。从而大大提高电路的抗自锁能力。CMOS闩锁效应及其预防预防措施预防措施 - 一、工艺技术预防措施一、工艺技术预防措施CMOS闩锁效应及其预防外延埋层CMOS反相器剖面图预防措施预防措施 - 二、版图布局设计预防措施二、版图布局设计预防措施 1吸收载流子，进行电流分流，避免寄生双极晶体管的发射结吸收载流子，进行电流分流，避免寄生双极晶体管的发射结 被正偏被正偏。 1.1 “少数载流子保护环少数载流子保护环”： 即伪收集极，收
27、集发射极注入衬底的少数载流子。形式有：即伪收集极，收集发射极注入衬底的少数载流子。形式有： a.位于位于P衬底上围绕衬底上围绕NMOS的被接到的被接到VDD的的N+环形扩散区；环形扩散区； b.或位于或位于P衬底上围绕衬底上围绕NMOS的被接到的被接到VDD的环形的环形N阱。阱。CMOS闩锁效应及其预防采用伪收集采用伪收集极的反相器极的反相器剖面图剖面图CMOS闩锁效应及其预防预防措施预防措施 - 二、版图布局设计预防措施二、版图布局设计预防措施 1吸收载流子，进行电流分流，避免寄生双极晶体管的发吸收载流子，进行电流分流，避免寄生双极晶体管的发射结被正偏射结被正偏。 1.2 “衬底接触环衬底接
28、触环”： 形式：形式： 若采用普通若采用普通 CMOS 工艺，它是位于芯片或某个模块四工艺，它是位于芯片或某个模块四周的被接到地电平的周的被接到地电平的 P+环形扩散区；环形扩散区； 若采用外延若采用外延 COMS 工艺，除了以上说明的以外，还包工艺，除了以上说明的以外，还包括晶圆背面被接到地电平的括晶圆背面被接到地电平的 P+扩散区。扩散区。 作用：作用： 收集收集 P 衬底中的空穴，进行电流分流，减小衬底中的空穴，进行电流分流，减小 P衬底中衬底中潜在的横向寄生潜在的横向寄生 NPN BJT 发射结被正偏的几率。发射结被正偏的几率。 CMOS闩锁效应及其预防预防措施预防措施 - 二、版图布
29、局设计预防措施二、版图布局设计预防措施 2减小局部减小局部 P衬底（或衬底（或N阱衬底）的电阻阱衬底）的电阻Rn和和Rp，使，使Rn和和 Rp上的电压降减小，避免寄生双极晶体管的发射结被正偏上的电压降减小，避免寄生双极晶体管的发射结被正偏。 2.1 “多数载流子保护环多数载流子保护环”： 形式：形式： 位于位于P衬底上围绕衬底上围绕NMOS最外围被接到地的最外围被接到地的P+环形扩散区；环形扩散区； 位于位于N阱中围绕阱中围绕PMOS最外围的被接到最外围的被接到VDD的的N+环形扩散区。环形扩散区。 【注：为节省面积，多数载流子保护环常合并到衬底偏置环【注：为节省面积，多数载流子保护环常合并到
30、衬底偏置环】 作用：作用： P衬底上围绕衬底上围绕NMOS最外围的最外围的P+多数载流子保护环用来吸收多数载流子保护环用来吸收 外来的（比如来自外来的（比如来自 N 阱内的潜在发射结）空穴；阱内的潜在发射结）空穴； N 阱中围绕阱中围绕PMOS 最外围的最外围的N+多数载流子保护环用来吸收多数载流子保护环用来吸收 外来的（比如来自外来的（比如来自N阱外的潜在发射结）电子。阱外的潜在发射结）电子。CMOS闩锁效应及其预防预防措施预防措施 - 二、版图布局设计预防措施二、版图布局设计预防措施 2减小局部减小局部 P衬底（或衬底（或N阱衬底）的电阻阱衬底）的电阻Rn和和Rp，使，使Rn和和 Rp上的
31、电压降减小，避免寄生双极晶体管的发射结被正偏上的电压降减小，避免寄生双极晶体管的发射结被正偏。 2.1 “多数载流子保护环多数载流子保护环”： CMOS闩锁效应及其预防采用保护环的反相器剖面图预防措施预防措施 - 二、版图布局设计预防措施二、版图布局设计预防措施 2减小局部减小局部 P衬底（或衬底（或N阱衬底）的电阻阱衬底）的电阻Rn和和Rp，使，使Rn和和 Rp上的电压降减小，避免寄生双极晶体管的发射结被正偏。上的电压降减小，避免寄生双极晶体管的发射结被正偏。 2.2 “多条阱接触多条阱接触”： 形式：形式： 一般用一般用 N 阱内多数载流子保护环代替，而为了节省面积，多阱内多数载流子保护环
32、代替，而为了节省面积，多 数载流子保护环又常常合并到衬底偏置环，所以多条阱接触数载流子保护环又常常合并到衬底偏置环，所以多条阱接触 实际上常常由衬底偏置环来代替。实际上常常由衬底偏置环来代替。 作用：作用： 减小减小N阱内不同位置之间的电压降，减小阱内不同位置之间的电压降，减小N阱内潜在的纵向阱内潜在的纵向寄寄 生生PNP BJT发射结被正偏的几率。发射结被正偏的几率。 2.3 增加与电源线和地线的接触孔，加宽电源线和地线，以增加与电源线和地线的接触孔，加宽电源线和地线，以 减小电压降。减小电压降。CMOS闩锁效应及其预防预防措施预防措施 - 二、版图布局设计预防措施二、版图布局设计预防措施
33、3提高提高 PNPN 可控硅结构的维持电流可控硅结构的维持电流。 “紧邻源极接触紧邻源极接触”： 形式：形式： （假定（假定 MOSFET 源衬相连）源衬相连） 用金属层把用金属层把 NMOS 的源极和紧邻的的源极和紧邻的 P 衬底偏置环相连；衬底偏置环相连； 用金属层把用金属层把 PMOS 的源极和紧邻的的源极和紧邻的 N 阱衬底偏置环相连。阱衬底偏置环相连。 作用：作用： 提高提高 PNPN 可控硅结构的维持电流和维持电压，减小可控硅结构的维持电流和维持电压，减小 PNPN可可控硅结构被触发的几率。控硅结构被触发的几率。CMOS闩锁效应及其预防预防措施预防措施 - 二、版图布局设计预防措施
34、二、版图布局设计预防措施 4减小横向寄生双极管的电流增益减小横向寄生双极管的电流增益。 增大增大 NMOSFET 的源、漏极与含有纵向寄生的源、漏极与含有纵向寄生 PNP BJT的的 N阱之间的距离，加大横向寄生阱之间的距离，加大横向寄生 NPN BJT 的基区宽度，从而的基区宽度，从而 减小减小npn。该措施的缺点是要增大版图面积。该措施的缺点是要增大版图面积。 5任何潜在发射极（结）的边缘都需要追加少数载流子保护任何潜在发射极（结）的边缘都需要追加少数载流子保护 环，以提前吸收注入衬底的少数载流子。环，以提前吸收注入衬底的少数载流子。 比如：比如：ESD保护二极管和保护二极管和I/O器件的
35、周围都需要布局少数载器件的周围都需要布局少数载流子保护环。流子保护环。 在某些场合，为避免电磁干扰（尤其是变化磁场的干扰），在某些场合，为避免电磁干扰（尤其是变化磁场的干扰）， 这些保护环需要留有必要的开口，不可闭合。这些保护环需要留有必要的开口，不可闭合。 为了节省面积，这些保护环不一定要闭合，只要达到有效吸为了节省面积，这些保护环不一定要闭合，只要达到有效吸 收相关载流子的目的即可。收相关载流子的目的即可。 6根据实际需要，这些措施可以有选择地使用。根据实际需要，这些措施可以有选择地使用。 CMOS闩锁效应及其预防N阱CMOS工艺闩锁效应版图布局设计预防措施俯视示意图pn结收集电子结收集电
36、子/空穴的能力（如空穴的能力（如BJT的集电极）：的集电极）：与与pn结接触所形成的耗尽区电场分布有关。结接触所形成的耗尽区电场分布有关。内建电势内建电势 Vbi = （kT/q）ln(NAND/ni2)耗尽区宽度耗尽区宽度W = （2sVbi/qND）1/2 （NAND）最大电场最大电场 Em = qNDW/s(ND是轻参杂的浓度是轻参杂的浓度) CMOS闩锁效应及其预防E发射区发射区基区基区集电区集电区Em1Em2PNP晶体管晶体管电场分布电场分布P阱阱CMOS工艺中的典型工艺中的典型PNPN可控硅结构及其等效电可控硅结构及其等效电路路 CMOS闩锁效应及其预防预防措施预防措施 - 三、其
37、他措施三、其他措施n要特别注意电源跳动，防止电感元件的反向电动势或电网噪声要特别注意电源跳动，防止电感元件的反向电动势或电网噪声窜人窜人CMOS电路的电源，引起电路的电源，引起CMOS电路瞬时击穿而触发自锁电路瞬时击穿而触发自锁效应。因此在电源线较长的地方，要注意电效应。因此在电源线较长的地方，要注意电源退耦，此外还要注源退耦，此外还要注意对电火花嵌位。意对电火花嵌位。n防止寄生三极管的防止寄生三极管的EB结正偏。输入信号不得超过电源电压结正偏。输入信号不得超过电源电压(VddViVss)，如果超出这个范围，应加限流电阻。因为输入，如果超出这个范围，应加限流电阻。因为输入信号一旦超过电源电压，
38、就可能使寄生晶体管的信号一旦超过电源电压，就可能使寄生晶体管的EB结正偏，从结正偏，从而使寄生可控硅触发导致自锁。而使寄生可控硅触发导致自锁。 此外，输出端不宜接大电容，一般应小于此外，输出端不宜接大电容，一般应小于0.01uF。n电源限流。电源限流。CMOS电路的功耗很低，所以在设计电路的功耗很低，所以在设计CMOS系统系统的电源时，系统实际需要多少电流就供给它多少电流电源的的电源时，系统实际需要多少电流就供给它多少电流电源的输出电流能力不要太大。由输出电流能力不要太大。由寄生可控硅的击穿特性中看出，如果寄生可控硅的击穿特性中看出，如果电源电流小于可控硅的维持电流电源电流小于可控硅的维持电流
39、IH，那么即使寄生可控硅有触发，那么即使寄生可控硅有触发的机会，也不能维持自锁。的机会，也不能维持自锁。CMOS闩锁效应及其预防n双极型晶体管n双极晶体管中双极晶体管中, 集电极从注入的集电极从注入的 N区直接向下到衬底也存在寄生区直接向下到衬底也存在寄生电容。对于双极晶体管器件来说电容。对于双极晶体管器件来说,我们几乎没有什么手段加以改进。我们几乎没有什么手段加以改进。不过不过,由于事先我们已经对器件进行了精确的测量并建立了模型由于事先我们已经对器件进行了精确的测量并建立了模型,所以当电路设计者在进行设计的时候已经把这些因素都考虑进去所以当电路设计者在进行设计的时候已经把这些因素都考虑进去了
40、。了。n需要了解的是两个晶体管相互靠近时会对电路不利。如下图所示需要了解的是两个晶体管相互靠近时会对电路不利。如下图所示,两个双极器件的集电极靠近放置两个双极器件的集电极靠近放置, 集电极和衬底之间不可避免地集电极和衬底之间不可避免地存在着寄生电容存在着寄生电容,而衬底本身也存在着寄生电阻将两个双极器件连而衬底本身也存在着寄生电阻将两个双极器件连接起来。接起来。n双极型晶体管n采用全定制技术可以把器件做得小一些。通常是把一些较小的器采用全定制技术可以把器件做得小一些。通常是把一些较小的器件做成一个大的器件件做成一个大的器件, 将它们放在同一个阱里面将它们放在同一个阱里面,使使N阱总面积最阱总面积最小，从而减少对衬底的寄生电容。小，从而减少对衬底的寄生电容。n假如有许多并联的双极型晶体管而不是许多单个的晶体管需要布假如有许多并联的双极型晶体管而不是许多单个的晶体管需要布线线, 可以考虑把它们的集电极合成一个，即把它折叠起来然后合可以考虑把它们的集电极合成一个，即把它折叠起来然后合并集电极使器件更紧凑地靠在一起。并集电极使器件更紧凑地靠在一起。THE END OF CHAPTER SIXTHANK YOU !
