1、5.2 基本RS触发器5.3 同步触发器5.4 无空翻触发器5.5 集成触发器的应用5.1 概述 了解基本触发器的电路组成，熟悉基本了解基本触发器的电路组成，熟悉基本的的RSRS触发器、同步触发器、无空翻触发器触发器、同步触发器、无空翻触发器的工作原理及逻辑功能；理解触发器的记的工作原理及逻辑功能；理解触发器的记忆作用，掌握各种触发器功能的四种描述忆作用，掌握各种触发器功能的四种描述方法。方法。5.1 概述概述 时序逻辑电路与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。时序逻辑电路的显著特点是：电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路原来的状态有关。因此，时序电路必须
2、含有具有记忆功能的存储器件。门电路是组合逻辑电路的基本单元，时序逻辑电路的基本单元则是我们本章要重点介绍的触发器。触发器具有记忆功能，可用来保存二进制信息。触发器是可以记忆1位二值信号的逻辑电路部件。根据逻辑功能的不同，触发器可以分为RS触发器、JK触发器、D触发器、T和T触发器。基本RS触发器是任何结构复杂的触发器必须包含的一个最基础的组成单元，它可以由两个与非门或两个或非门交叉连接构成。例如由两个与非门构成的RS触发器：1.基本RS触发器的结构组成RS门1门2正常情况下，两个输出端子应保持状态。一对互非的输入端子字母上面横杠表示触发器的两个稳定状态：输出端Q=1时，触发器为 态；输出端Q=
3、0时，触发器处 态。5.2 基本基本RSRS触发器触发器2.基本RS触发器的工作原理RS门1门2次态Q n+1=0,Q n+1=1 现态有0出1全1出0现态次态Q n+1=0,Q n+1=1 触发器状态由1变为0，翻转功能！触发器状态不变，保持功能！1基本的RS触发器的两个与非门通过反馈线交叉组合在一起。只要两个输入端状态不同且输入端R=，无论输出现态如何，次态总是为，因此通常把R称作。2.基本RS触发器的工作原理RS门1门2次态Q n+1=1,Q n+1=0 现态有0出1全1出0现态次态Q n+1=1,Q n+1=0 触发器状态由 变为，翻转功能！触发器状态不变，保持功能！2只要基本RS触发
4、器的两个输入端状态不同且输入端S=处低电平有效态，无论输出现态如何，次态总是为，因此通常把S称作。2.基本RS触发器的工作原理RS门1门2次态Q n+1=0,Q n+1=1 现态全1出0有0出1现态次态Q n+1=1,Q n+1=0 触发器状态不变，保持功能！触发器状态不变，保持功能！3当基本RS触发器的两输入端状态相同均为 时，都处无效状态。输出不会发生改变，继续保持原来的状态。因此在两个输入端同时为高电平时触发器起。全1出0有0出12.基本RS触发器的工作原理RS门1门2次态Q n+1=1,Q n+1=1 现态有0出1 触发器的两个互非输出端出现相同的逻辑混乱情况，显然这是触发器正常工作条
5、件下不允许发生的，因此必须加以防范。4当基本RS触发器的两输入状态相同均为 时，都处有效状态，此时互非输出无法正确选择指令而发生逻辑混乱。我们把两输入同时为 的状态称为，电路正常工作时不允许此情况发生。有0出1(1)真值表 功能真值表以表格的形式反映了触发器从现态Qn向次态Qn+1转移的规律。这种方法很适合在时序逻辑电路的分析中使用。0 0 0禁止态禁止态0 0 1禁止态禁止态0 1 0“置置0”0 1 1“置置0”1 0 0“置置1”1 0 1“置置1”1 1 0 保持保持1 1 1 保持保持nQSR 3.基本RS触发器逻辑功能的描述 触发器的逻辑功能通常可用真值表、特征方程、状态图和波形图
6、进行描述。(2)特征方程S+R=1(约束条件)由于基本RS触发器不允许输入同时为低电平，所以加一约束条件。Q n+1=S+R Q n(3)状态图1 0SR触发器的“”态触发器的“”态0 1SRR1SS1R 状态图可直观反映出触发器状态转换条件与状态转换结果之间的关系，是时序逻辑电路分析中的重要工具之一。(4)时序波形图 反映触发器输入信号取值和状态之间对应关系的线段图形称为。置置0RS保持保持QQ 在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。常用的集成RS触发器芯片有74LS279和CC4044等。下图为它们的管脚排列图：基本RS触发器的逻辑
7、电路图符号 16 15 14 13 12 11 10 974LS279 1 2 3 4 5 6 7 8VCC 4S 4R 4Q 3SA 3SB 3R 3Q1R 1 SA 1SB 1Q 2R 2S 2Q GND 16 15 14 13 12 11 10 9CC4044 1 2 3 4 5 6 7 8VDD 4S 4R 1Q 2R 2S 3Q 2Q4Q NC 1S 1R EN 1R 1S VSSQ Q4.基本RS触发器的应用图5.1.4(a)防抖动开关电路图 (b)开关反跳现象及改善后的波形图(a)BA5vRRSRSQQ 基本RS触发器可用于防抖动开关，如图5.1.4(a)。此时输出可避免反跳现象
8、。其波形如图5.1.4(b)。(b)uAuBQQ反跳反跳能否写出两个或非能否写出两个或非门构成的基本门构成的基本RSRS触触发器的逻辑功能及发器的逻辑功能及约束条件？约束条件？触发器和门电路触发器和门电路有何联系和区别？有何联系和区别？在输出形式上有何在输出形式上有何不同？不同？由两个与非门构成的基由两个与非门构成的基本本RS触发器，有几种功触发器，有几种功能？约束条件是什么？能？约束条件是什么？基本基本RSRS触发器触发器通常有几种组成通常有几种组成形式？最常用的形式？最常用的组成形式是哪一组成形式是哪一种？种？具有时钟脉冲控制端的RS触发器称为同步RS触发器，也称钟控RS触发器。同步RS触
9、发器的状态变化不仅取决于输入信号的变化，还受时钟脉冲CP的控制。5.3 同步触发器同步触发器1.同步RS触发器的结构组成门2门1门1和门2构成基本的RS触发器SDRD门3门4直接置“”端直接置“”端门3和门4构成RS引导触发器置“”输入端有效置“”输入端有效 CP端子称为时钟脉冲控制端。CP=0时无论RS 何态，触发器均保持原态；CP=1时触发器输出状态由R和S状态决定。一、同步一、同步RS触发器触发器2.同步RS触发器的工作原理当时钟脉冲CP=时的情况：1 设触发器现态Qn=0，Qn=1。正常情况下，直接置0、置1端悬空为“”。门2门1SDRD门3门4RSQQ门3和门4因CP=0而有0出1门
10、1有0出1门2全1出0触发器次态Qn+1=0，Qn+1=1触发器状态不变，保持功能！2.同步RS触发器的工作原理当时钟脉冲CP=时的情况：1门2门1SDRD门3门4RSQQ若触发器现态Qn=1，Qn=0时：门3和门4仍因CP=0而有0出1门1全1出0门2有0出1触发器次态Qn+1=1，Qn+1=0触发器状态不变，保持功能！当同步RS触发器的时钟脉冲控制端状态为低电平“”时，无论两输入状态或输出现态如何，触发器均保持原来的状态不变！换句话说：在CP=0期间钟控RS触发器不能被触发，因此状态无法改变，为。2.同步RS触发器的工作原理时钟脉冲CP=时的情况：2门2门1SDRD门3门4RSQQ此时门3
11、有0出1门1全1出0触发器次态Qn+1=1，Qn+1=0触发器状态不变，保持功能！门4全1出01)当输入R=0，S=1时设触发器现态Qn=1，Qn=0门2有0出1同步RS触发器的工作原理时钟脉冲CP=时的情况：2门2门1SDRD门3门4RSQQ此时门3有0出1门1全1出0门2有0出1触发器次态Qn+1=1，Qn+1=0触发器状态由0翻转为1，置1功能！当时钟脉冲控制端状态为高电平“”时，电路被触发，输出次态随着两输入状态及输出现态发生改变。此时只要输入R=0、S=1，无论输出现态如何，钟控RS触发器均为。为此把S称为置1端，高电平有效。门4全1出01)当输入R=0，S=1时设触发器现态Qn=0
12、，Qn=12.同步RS触发器的工作原理时钟脉冲CP=时的情况：2门2门1SDRD门3门4RSQQ此时门4有0出1门2全1出0触发器次态Qn+1=0，Qn+1=1触发器状态由1改变为0，置0功能！门3全1出03)当输入R=1，S=0时设触发器现态Qn=1，Qn=0门1有0出12.同步RS触发器的工作原理时钟脉冲CP=时的情况：2当时钟脉冲控制端状态为高电平“”时，电路被触发，输出次态随着两输入状态及输出现态发生改变。此时只要输入R=1、S=0，无论输出现态如何，钟控RS触发器均为。为此把R称为置0端，高电平有效。门2门1SDRD门3门4RSQQ此时门4有0出1门2全1出0触发器次态Qn+1=0，
13、Qn+1=1触发器状态不变，仍为置0功能！门3全1出04)当输入R=1，S=0时设触发器现态Qn=0，Qn=1门1有0出12.同步RS触发器的工作原理时钟脉冲CP=时的情况：3门2门1SDRD门3门4RSQQ此时门4有0出1门2有0出1触发器次态Qn+1=1，Qn+1=0触发器状态不变，保持功能！门3也是有0出11)当输入R=0，S=0时设触发器现态Qn=1，Qn=0门1全1出0同步RS触发器的工作原理时钟脉冲CP=时的情况：3门2门1SDRD门3门4RSQQ此时门4有0出1门2全1出0触发器次态Qn+1=0，Qn+1=1触发器状态不变，保持功能！门3也是有0出12)当输入R=0，S=0时设触
14、发器现态Qn=0，Qn=1门1有0出1当时钟脉冲控制端状态为“”时，电路被触发。但是，当R和S均等于0为无效态时，则无论输出现态如何，输出次态均不发生改变，此时称触发器为。同步RS触发器的工作原理时钟脉冲CP=时的情况：3门2门1SDRD门3门4RSQQ此时门4全1出0门2有0出1触发器次态Qn+1=1，Qn+1=1 本该的两个输出端状态相同，出现了逻辑混乱，这显然在正常工作中视为禁止态！门3也是全1出01)当输入R=1，S=1时设触发器现态Qn=1，Qn=0门1也有0出1钟控RS触发器输入状态均为 时，都处有效状态，此时互非输出无法正确选择指令而发生逻辑混乱。我们把两输入同时为 的状态称为。
15、(1)功能真值表 0 0 0 保持0 0 1 保持0 1 0“置1”0 1 1“置1”1 0 0“置0”1 0 1“置0”1 1 0禁止态1 1 1禁止态3 同步RS触发器逻辑功能的描述(2)特征方程SR=0(约束条件)钟控RS触发器的两个输入端不允许同时为高电平，所以也要加上一个约束条件。Q n+1=S+R Q n(3)状态图0S 1R触发器的“”态触发器的“”态1S 0RR0SS0RRS在时钟脉冲CP=1期间，设Qn=0CP=1期间引导门置置状态不变置输出随输入发生多次翻转的现象称为。空翻易造成触发器的可靠性降低，甚至无法判定触发器工作状态。(4)时序波形图置状态不变置保持置状态不变其中C
16、P=0期间引导门同步RS触发器的电路图符号如下图所示：DSDRRCPS QQ小圆圈表示电平有效S、R两输入端无小圆圈说明电平有效同步同步RSRS触发器的触发触发器的触发方式如何？你能根据方式如何？你能根据电路图说出在电路图说出在CP=0CP=0期期间触发器为何状态不间触发器为何状态不变的道理吗？变的道理吗？同步同步RS触发器两个触发器两个输入端的有效态和两输入端的有效态和两个与非门构成的基本个与非门构成的基本RSRS触发器的有效态相触发器的有效态相同吗？区别在哪里？同吗？区别在哪里？何谓何谓“空翻空翻”？造成？造成“空翻空翻”的原因是什么？的原因是什么？“空翻空翻”和和“不定不定”状态有何区别
17、？如状态有何区别？如何有效地解决何有效地解决“空翻空翻”问题？问题？同步同步RS触发器中触发器中的和在电路中起的和在电路中起何作用？触发器何作用？触发器正常工作时它们正常工作时它们应如何处理？应如何处理？二、同步二、同步D触发器触发器1、电路结构及工作原理 如在RS触发器的输入端增加一个非门，则自动满足约束条件，如图5.2.3(a)。这种触发器称为同步式D触发器，符号图见5.2.3(b)。(a)QDQ(b)CP1DC1SCR10101QnDQn+11100(b)D=1D=1D=0D=001(a)Qn+1=D由卡诺图得出D触发器的特性方程为2、D触发器功能描述D触发器的次态卡诺图和状态转换图如图
18、：CP01DQ1100CP=1时，触发器的状态随输入信号D而改变；CP=0时，触发器状态保持不变 D触发器的状态转换表和工作波形置1 1 1 1 0 1 011清0 0 0 0 0 0 111状态不变 0 1 0 100CPD QnQn+1说明1、电路结构及工作原理(a)(b)1JC11K三、同步三、同步JK触发器触发器QJQCP S C R&KCPJ K QnQn+1说 明 0 001 0 1状 态 不变 1 1 0 0 0 0 0 1 0 1Qn+1=Qn 1 1 0 1 0 0 1 1 0 0Qn+1=0 1 1 1 0 0 1 0 1 1 1Qn+1=1 1 1 1 1 0 1 1 1
19、 1 0Qn+1=nQ（1）JK触发器的状态转换表2、同步式JK触发器功能描述QJQCP S C R&K（2）JK触发器的次态卡诺图：（a）1100001111001QnJKQn+111000（4）状态转换图：J=1，K=J=K=0J=，K=1J=0K=（b）01（3）JK触发器的特征方程为：1nnnQJQKQ（5）JK触发器的工作波形：CPJKQ000011111、电路结构及工作原理 将同步式JK触发器两个输入端连接到一起，作为一个输入端，标为T，就构成同步式T触发器，图5.2.9 为其结构图及符号图。Q1TC1JCKQ图5.2.9 同步式T触发器逻辑图和符号图T四、同步四、同步T触发器触发
20、器T触发器的状态方程为2、功能描述 表5.2.4 T 触发器状态转换表CPT QnQn+1 说明00 0 101状态不变11 0 0 0 101Qn+1=Qn11 1 0 1 110Qn+1=Qn=TQn 1nnnQTQTQ0101QnTQn+11100(a)T=0T=1T=1T=0（b）01T触发器的次态卡诺图和状态转换图同步触发器在CP=1期间，可能发生空翻现象。CPSR000111例5.2.1 在图5.2.1所示的同步RS触发器中，若已知CP、R、S的波形如图5.2.11所示，试画出Q端的波形（假设触发器的初始状态为0）。五、同步五、同步触发器的触发方式及存在问题触发器的触发方式及存在问
21、题CPSRQ00001111解 CP=0时，触发器保持原状Q=0；CP=1时，触发器Q的状态随输入信号R和S发生多次变化。显然，同步触发器只有在时钟脉冲CP=1期间才能触发而使状态发生改变，因此，同步触发器属于方式。采用电位触发方式的同步触发器存在“”问题。为确保数字系统的可靠工作，要求触发器在一个CP脉冲期间至多翻转一次，即不允许空翻现象的出现。为此，人们研制出了边沿触发方式的主从型JK触发器和维持阻塞型的D触发器等等。这些触发器由于只在时钟脉冲边沿到来时发生翻转，从而有效地抑制了空翻现象。5.4 无空翻触发器无空翻触发器边沿触发的主从型JK触发器是目前功能最完善、使用较灵活和通用性较强的一
22、种触发器。1.电路组成KJRDSDRDSD 图示为主从型JK触发器逻辑电路结构图。其中门1门4构成，输入通过一个非门和CP控制端相连。门5门8构成，从触发器直接与CP控制端相连。从触发器Q端与门7的一个输入相连，Q端和门8的一个输入端相连，构成两条反馈线。触发器触发器一、主从型一、主从型JK触发器触发器2.JK触发器的工作原理KJRDSDRDSDCP=期间：10 从触发器因CP=0被封锁，输出状态保持不变。主触发器由于CP=1被触发，其输出次态Q1n+1随着JK输入端的变化而改变。设输出现态Q=0、J=1，K=0门8全1出0门6有0出1门5全1出0 主触发器把CP=1时的状态记忆下来，在CP下
23、跳沿到来时作为输入状态送入从触发器中。1门7有0出12.JK触发器的工作原理KJRDSDRDSDCP：10 主触发器因CP=0被封锁，输出状态保持不变。从触发器由于CP=1被触发，其输出次态Qn+1随着输入端的变化而改变。门2有0出1门1全1出0门3有0出1 显然JK触发器在CP下跳沿到来时输出状态发生改变，且此状态一直保持到下一个时钟脉冲下跳沿的到来。2为什么在为什么在CP=0期间输期间输出状态不变？出状态不变？门4全1出02.JK触发器的工作原理 显然边沿触发的主从型JK触发器有效地抑制了“空翻”现象。在时钟脉冲CP下降沿到来时，其输出、输入端子之间的对应关系为：J0，K0时，触发器无论现
24、态如何，次态Qn+1Qn，功能；当J1，K0时，无论触发器现态如何，次态Qn+11，功能；当J0，K1时，无论触发器现态如何，次态Qn+10；功能；当J1，K1时，无论触发器现态如何，次态Qn+1Qn，功能。JK不同时，输出次态总是随着J的变化而变化；JK均为0时，输出保持不变；JK均为1时，输出发生翻转。3.JK触发器逻辑功能的描述(1)特征方程 11，10(2)状态图JK触发器的“”态触发器的“”态nn1nQKQJQ 01，1100010010RDSDKJQQJK触发器电路图符号此符号表示边沿触发加圈表示下降沿触发(3)JK触发器功能真值表J KQnQn+10 000保持0 011保持0
25、100置“0”0 110置“0”1 001置“1”1 011置“1”1 101翻转1 110翻转 CP J K Q(4)JK触发器时序波形图 边沿触发，即CP边沿到来时触发。具有置0、置1、保持、翻转四种功能，能够有效地抑制 空翻现象。使用方便灵活，抗干扰能力极强，工作速度很高。16 15 14 13 12 11 10 9 74LS112 1 2 3 4 5 6 7 8 VCC D1RD2R 2CP 2K 2J D2S 2Q 1CP 1K 1J D1S 1Q 1 Q Q2 GND 实际应用中大多采用集成JK触发器。常用的集成芯片型号有下降沿触发的双JK触发器74LS112、上升沿触发的双JK触
26、发器CC4027和共用置1、清0端的74LS276四JK触发器等。74LS112双JK触发器每片芯片包含两个具有复位、置位端的下降沿触发的JK触发器，通常用于缓冲触发器、计数器和移位寄存器电路中。下图所示为其管脚排列图：4.常用集成JK触发器 芯片型号中含有74表示TTL集成芯片；含有CC或CD表示CMOS集成芯片。5.T触发器和T触发器 把JK触发器的两输入端子J和K连在一起作为一个输入端子T时，即可构成一个T触发器。当时，即J=K=1，触发器具有功能；当，即J=K=0，触发器具有功能。显然T触发器只具有保持和翻转两种功能。(1)T触发器 让T触发器恒输入“”时，显然只具有了一种功能，此时T
27、触发器就变成了T触发器。T触发器仅具有翻转一种功能。(2)T触发器触发器是时序逻辑电路的基本单元。常用的有RS、JK和D触发器等。同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，也可以构成具有不同功能的各种类型触发器。主从型主从型JK触发器能触发器能够抑制够抑制“空翻空翻”现现象，具体表现能说象，具体表现能说出来吗？出来吗？主从型主从型JK触发器的触发器的导引电路包括几个逻导引电路包括几个逻辑门？在什么情况下辑门？在什么情况下触发工作？何种情况触发工作？何种情况下被封锁？属于哪种下被封锁？属于哪种触发方式？触发方式？JK触发器具有哪些逻辑功触发器具有哪些逻辑功能
28、？由能？由JK触发器构成的触发器构成的T触触发器有哪些功能？发器有哪些功能？T触发触发器的功能呢？器的功能呢？主从型主从型JK触发器的触发器的基本触发电路包括几基本触发电路包括几个逻辑门？在什么情个逻辑门？在什么情况下触发工作？何种况下触发工作？何种情况下被封锁？属于情况下被封锁？属于哪种触发方式？哪种触发方式？二、二、D触发器触发器 1.维持阻塞型维持阻塞型D触发器的结构组成触发器的结构组成门6门5RDSD门2门1门3门4 图中门1门4构成钟控RS触发器，门5和门6构成输入信号的导引门，D是输入信号端。直接置0和置1端正常工作时保持高电平。反馈线反馈线 维持阻塞D触发器利用电路内部反馈来实现
29、边沿触发。当CP=时，门3和门4的输出 为，使钟控RS触发器的状态维持不变。此时，门6的输出等于D，门5的输出等于D。门6门5RDSD门2门1门3门4QQ2.维持阻塞D触发器的工作原理 当CP上升沿到来时刻，门5、门6的输出进入门3和门4 显然，维持阻塞D触发器的输出随着输入D的变化而变化，且在时钟脉冲到来时触发。当D=1时,全1出0；当D=0时，有0出1。当D=1时,全1出0；当D=0时，有0出1。由维持阻塞D触发器的逻辑电路可知，触发器的状态在CP上升沿到来前可以维持原来输入信号D的作用结果，而输入信号的变化在此时被有效地阻塞掉了。3.D触发器逻辑功能的描述 特征方程 D=1 状态图触发器
30、的“”态触发器的“”态n1nDQ D=0D=0D=1RDSDDQQD触发器电路图符号不加圈表示上升沿触发 维持阻塞型D触发器具有置“”和置“”功能，且输出随输入的变化只在时钟脉冲上升沿到来时触发。常用的集成D触发器有双D触发器74LS74、四D触发器74LS75和六D触发器74LS176等。下图所示为74LS74的管脚排列图：14 13 12 11 10 9 8 74LS74 D触发器 1 2 3 4 5 6 7 VCCD2R 2D 2CP D2S 2QQ2 D1R 1D 1CP D1S 1Q Q1 GND Qn+100置011置1触发器的功能真值表 CP上升沿到来时触发，可有效地抑制空翻。具
31、有置0、置1两种功能，且输出跟随输入的变化。使用方便灵活，抗干扰能力极强，工作速度很高。为什么说为什么说D D触发器可触发器可以有效地抑制以有效地抑制“空翻空翻”现象？现象？D D触发器的触发器的基本结构组成分哪两基本结构组成分哪两大部分？大部分？在逻辑图符号中，你是如在逻辑图符号中，你是如何区别出某触发器是何区别出某触发器是“电平电平”触发还是触发还是“边沿边沿”触发的？触发的？又是如何判断某触发器输入又是如何判断某触发器输入端是高电平有效或是低电平端是高电平有效或是低电平有效的？有效的？你能默写出你能默写出D触发器触发器的特征方程式和功能的特征方程式和功能真值表吗？真值表吗？如何解释维持阻
32、如何解释维持阻塞塞D触发器的触发器的“维持维持”和和“阻塞阻塞”？5.5 集成触发器的应用集成触发器的应用一个触发器可以保存一位二进制数，由多个触发器组成的能同时保存多位二进制数据的电路，称为寄存器(register)。RCPDiQi n+1工作状态01101001清0锁存0锁存1图5.4.1 74273的符号图256912151619347813141718111D0D1D2D3D4D5D6D7CRQ0Q1Q2Q3Q4Q5Q6Q7一、一、寄存器寄存器三态寄存器三态寄存器74LS173:4位三态并行输入并行输出寄存器74LS173，其内部是四个上升沿触发的D触发器。3456D0D1D2D3CR
33、 CPSASBEAEBQ0Q1Q2Q31413121115791012图5.4.2 74173符号图 X X X 1 X 0 X X 1 X 0 X X 0 X 1 0 0 0 0 0工作状态CPCR清零保持不变保持不变高阻置数允许输出ABSSABEE表5.4.2 74133的功能表 在数字系统和计算机中，不同部件的数据输入和输出一般是通过公共数据总线(Data Bus)传送。这些部件通常具有三态输出或者通过三态缓冲器接到总线。图5.4.3是用三片74173寄存器I、II和III进行数据传送的电路连接图。图中，DB3DB0是四位数据总线，寄存器的输入端D3D0、输出端Q3Q0分别与相应的数据总
34、线相连。在任一时刻，只能有一个寄存器输出端使能，其余两个寄存器的输出必须处于高阻态。否则总线上电位将不确定，可能损坏寄存器。CPDB3DB2DB1DB0图5.5.3 多个寄存器与数据总线的连接电路ST1EN1D3 D2 D1 D0Q3 Q2 Q1Q0SASBEAEBC CRST2EN2D3 D2 D1 D0Q3 Q2 Q1Q0SASBEAEBC CRST3EN3D3 D2 D1 D0Q3 Q2 Q1Q0SASBEAEBC CR74LS173 (1)74LS173 (2)74LS173 (3)移位寄存器(shift register)除了有寄存数码的功能外，还具有将数码移位的功能。图5.4.4为
35、4个D触发器构成的串行输入、并行/串行输出移位寄存器的逻辑结构图。D QC RDD QC RD QC RD QC RQ0Q1Q2Q3图5.4.4 由D触发器组成的四位单向移位寄存器CPR二、二、移位寄存器移位寄存器 如果把D触发器的输出端反馈回输入端与D连接，如图5.4.5(a)所示，则Q端脉冲波形的周期将是CP脉冲周期的二倍。波形图见5.4.5(b)。由波形图可以看到，Q的输出状态可用来表示二进制数的一位数值，具有计数功能。如将Q端接入下一个D触发器的时钟脉冲端，依次相连，可构成n位二进制计数器。图5.4.5 D触发器接成分频电路（a）电路图 （b）波形图(a)(b)DCQCPCPQ0011三、三、二分频器电路二分频器电路认真复习，加强练习，认真复习，加强练习，巩固成果，学以致用！巩固成果，学以致用！
