1、第五章第五章 时序逻辑电路时序逻辑电路Chapter 5 Sequential Logic Circuit本章主要内容本章主要内容第一节第一节 概述概述 第二节第二节 时序逻辑电路的三种基本描述方法时序逻辑电路的三种基本描述方法第三节第三节 同步时序逻辑电路分析同步时序逻辑电路分析第四节第四节 异步时序逻辑电路分析异步时序逻辑电路分析第五节第五节 时序逻辑电路的设计方法及设计实例时序逻辑电路的设计方法及设计实例第六节第六节 几种常见的时序逻辑电路几种常见的时序逻辑电路第七节第七节 时序逻辑电路的竞争冒险现象时序逻辑电路的竞争冒险现象 5.1 概述概述一、时序逻辑电路的基本特点：一、时序逻辑电路
2、的基本特点：图图5.1.1 串行加法器电路串行加法器电路图图5.1.2 时序逻辑电路结构框图时序逻辑电路结构框图结构上：结构上：1、由、由组合电路组合电路和和存储电路存储电路两部分构成；两部分构成；2、存储电路的输出、存储电路的输出必须反馈必须反馈到组合逻辑电路到组合逻辑电路 的输入端，并与输入信号一起共同决定组的输入端，并与输入信号一起共同决定组 合逻辑电路下一状态的输出。合逻辑电路下一状态的输出。功能上：功能上：任一时刻的输出不仅取决于当时的任一时刻的输出不仅取决于当时的输入信号输入信号，而且还取决于而且还取决于电路原来的状态电路原来的状态，即与以前的输，即与以前的输 入和输出也有关系。入
3、和输出也有关系。结合时序逻辑电路的结构框图，令结合时序逻辑电路的结构框图，令为存储电路的输出信号，为存储电路的输入信号，为外部输出信号，为外部输入信号),(),(),(),(21212121lkjiqqqQzzzZyyyYxxxX二、时序逻辑电路的逻辑描述：二、时序逻辑电路的逻辑描述：),(),(),(2121212122212111nlnnikknlnninlnniqqqxxxgzqqqxxxgzqqqxxxgz（驱动方程）),()(),(),(2121121212122121111nlnnklnlnlnnknnlnnknqqqzzzhqqqqzzzhqqqqzzzhq状态方程),(),()
4、,(2121212122212111nlnnijjnlnninlnniqqqxxxfyqqqxxxfyqqqxxxfy（输出方程）则它们之间的逻辑关系可描述为：则它们之间的逻辑关系可描述为：用向量形式表达为：用向量形式表达为：,1nnnnQZHQQXGZQXFY 一个时序逻辑电路可以用这三个方程清楚的一个时序逻辑电路可以用这三个方程清楚的描述出来。此描述出来。此三大方程三大方程为分析和设计时序逻辑电为分析和设计时序逻辑电路的路的关键关键。【例【例5.1.15.1.1】试分析图试分析图5.1.35.1.3所示时序逻辑电路的逻辑所示时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程。功能
5、，写出它的驱动方程、状态方程和输出方程。图图5.1.3 【例【例5.1.1】电路图】电路图三、时序逻辑电路的分类：三、时序逻辑电路的分类：1、按、按触发器的动作特点触发器的动作特点可分为：可分为：同步同步时序逻辑电路时序逻辑电路有统一的有统一的CP;异步异步时序逻辑电路时序逻辑电路无统一的无统一的CP。2、按、按输出信号的特点输出信号的特点可分为：可分为：米利型（米利型（Mealy）输出由输入变量和存储输出由输入变量和存储 电路的原态决定；电路的原态决定；穆尔型（穆尔型（Moore）输出仅取决于存储电路输出仅取决于存储电路 的原态。的原态。可见，穆尔型是米利型的特例。可见，穆尔型是米利型的特例
6、。5.2 时序逻辑电路的状态转换表、时序逻辑电路的状态转换表、状态转换图、时序图状态转换图、时序图描述时序电路逻辑功能的方法有描述时序电路逻辑功能的方法有 从理论而言：从理论而言：驱动方程、状态方程、输出方程驱动方程、状态方程、输出方程；从完整性和直观性而言：从完整性和直观性而言：状态转换表、状态转换图状态转换表、状态转换图和和时序图时序图等几种方法。等几种方法。三大方程三大方程与与三大图表三大图表之间可以相互转换。之间可以相互转换。（一）状态转换表（一）状态转换表（State Table）若将任何一组输入变量及电路初态的取值代入状态若将任何一组输入变量及电路初态的取值代入状态方程和输出方程，
7、即可算出电路的方程和输出方程，即可算出电路的次态次态和和现态下的输出现态下的输出值值，以得到的次态作为新的初态，和这时的输入变量取，以得到的次态作为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行计算，又得到一值一起再代入状态方程和输出方程进行计算，又得到一组新的次态和输出值。如此继续下去，把全部的计算结组新的次态和输出值。如此继续下去，把全部的计算结果列成真值表的形式，就得到了状态转换表。果列成真值表的形式，就得到了状态转换表。【例【例5.2.15.2.1】试列出【例试列出【例5.1.15.1.1】所示电路的状态转换表。】所示电路的状态转换表。（二）状态转换图（二）状态转换图（
8、State Diagram）为了以更加形象的方式直观的显示出时序电路的逻辑为了以更加形象的方式直观的显示出时序电路的逻辑功能，可以进一步把状态转换表的内容表示成状态转换图功能，可以进一步把状态转换表的内容表示成状态转换图的形式。将状态转换表表示成转换图时，是以小圆圈表示的形式。将状态转换表表示成转换图时，是以小圆圈表示电路的各个状态，圆圈中填入存储单元的状态值，圆圈之电路的各个状态，圆圈中填入存储单元的状态值，圆圈之间用箭头表示状态转换的方向，在箭头旁注明间用箭头表示状态转换的方向，在箭头旁注明状态转换前状态转换前的输入变量取值和输出值，输入和输出用斜线分开，斜线的输入变量取值和输出值，输入和
9、输出用斜线分开，斜线上方写输入值，下方写输出值。上方写输入值，下方写输出值。【例【例5.2.25.2.2】试画出【例试画出【例5.1.15.1.1】所示电路的状态转换图。】所示电路的状态转换图。（三）时序图（三）时序图（Timing Diagram）为便于用实验的方法检查时序电路的逻辑功能，还为便于用实验的方法检查时序电路的逻辑功能，还可以将状态转换表的内容画成时间波形的形式。在时钟可以将状态转换表的内容画成时间波形的形式。在时钟脉冲序列作用下，电路状态、输出状态随时间变化的波脉冲序列作用下，电路状态、输出状态随时间变化的波形图叫做时序图。特别注意：形图叫做时序图。特别注意：画时序图时画时序图
10、时，应在，应在CP触触发沿到来时更新所有的状态，即画完各发沿到来时更新所有的状态，即画完各Qi的状态后，的状态后，输输出（非出（非Qi的情况）的时序图应按组合逻辑处理的情况）的时序图应按组合逻辑处理。【例【例5.2.35.2.3】试画出【例试画出【例5.1.15.1.1】所示电路的时序图。】所示电路的时序图。5.3 同步时序逻辑电路分析同步时序逻辑电路分析所谓所谓“分析分析”：即找出给定时序电路的逻辑功能。：即找出给定时序电路的逻辑功能。同步时序电路分析的同步时序电路分析的“核心核心”：借助触发器的新：借助触发器的新状态（次态）表达式列出时序电路的状态转换表状态（次态）表达式列出时序电路的状态
11、转换表或画出状态转换图。或画出状态转换图。同步时序电路分析的同步时序电路分析的一般步骤一般步骤：1、从给定的逻辑图中写出每个触发器的、从给定的逻辑图中写出每个触发器的驱动方程驱动方程；2、把得到的这些驱动方程代入相应触发器的特性方程，、把得到的这些驱动方程代入相应触发器的特性方程，得出每个触发器的状态方程，从而得到由这些状态方程组成得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的的整个时序电路的状态方程组状态方程组；3、根据逻辑图写出电路的、根据逻辑图写出电路的输出方程输出方程；4、列出该电路的、列出该电路的状态转换表状态转换表；5、根据状态表画出、根据状态表画出状态转换图
12、（或时序图）状态转换图（或时序图）；6、根据图表、根据图表描述电路的逻辑功能描述电路的逻辑功能，并进行，并进行自启动验证自启动验证。【例【例5.3.15.3.1】分析图分析图5.3.15.3.1所示的同步时序电路。其中所示的同步时序电路。其中FFFF1 1、FFFF2 2和和FFFF3 3是下降沿触发的是下降沿触发的JKJK触发器，输入端悬空时相当触发器，输入端悬空时相当于于“1”1”状态。状态。图图5.3.1 【例【例5.3.1】电路图】电路图图图5.3.2 【例例5.3.1】时序图】时序图【例【例5.3.25.3.2】分析图分析图5.3.25.3.2所示的同步时序电路。所示的同步时序电路。
13、图图5.3.3 【例【例5.3.2】电路图】电路图CP如何自启动？如何自启动？5.4 异步时序逻辑电路分析异步时序逻辑电路分析一、异步时序逻辑电路的特点：一、异步时序逻辑电路的特点：1、所有触发器的、所有触发器的CP端并端并没有没有完全连接在一起；完全连接在一起；2、不是所有触发器状态的变化都与时钟脉冲同步；、不是所有触发器状态的变化都与时钟脉冲同步；3、有时钟信号有时钟信号的触发器才需要用特性方程计算次态，的触发器才需要用特性方程计算次态，而而没有时钟信号没有时钟信号的触发器将保持原来的状态不变。的触发器将保持原来的状态不变。二、举例说明异步时序逻辑电路的分析方法和步骤。二、举例说明异步时序
14、逻辑电路的分析方法和步骤。【例【例5.4.15.4.1】试分析如图试分析如图5.4.15.4.1所示的异步时序电路的逻辑所示的异步时序电路的逻辑功能。功能。图图5.4.1 【例【例5.4.1】电路图】电路图图图5.4.2 【例例5.4.1】状态转换图】状态转换图5.5 时序逻辑电路的设计方时序逻辑电路的设计方法法 所谓所谓“设计设计”，即要求设计者根据具体的逻辑问题，即要求设计者根据具体的逻辑问题，设计出完成这一逻辑功能要求的电路，并力求简单。设计出完成这一逻辑功能要求的电路，并力求简单。如何做到简单？如何做到简单？对小规模集成电路而言：即要求所用的触发器和门电对小规模集成电路而言：即要求所用
15、的触发器和门电路数目最少，且二者的输入端数目也最少；路数目最少，且二者的输入端数目也最少；对中、大规模集成电路而言：即要求使用的集成电路对中、大规模集成电路而言：即要求使用的集成电路数目最少、种类最少，相互间的连线也最少。数目最少、种类最少，相互间的连线也最少。5.5.1 同步时序逻辑电路的设计方法及实例同步时序逻辑电路的设计方法及实例 分析和设计是一对逆过程。分析和设计是一对逆过程。同步时序逻辑电路的一般设计步骤：同步时序逻辑电路的一般设计步骤：即将要求实现的时序逻辑功能表示为时序逻辑函数即将要求实现的时序逻辑功能表示为时序逻辑函数（状态转换表或状态转换图）的形式，这就需要：（状态转换表或状
16、态转换图）的形式，这就需要：1）分析给定的逻辑问题，确定输入变量、输出变量）分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。以及电路的状态数。2）定义输入、输出逻辑状态和每个变量的含意，并）定义输入、输出逻辑状态和每个变量的含意，并将电路状态顺序编号；将电路状态顺序编号；3）按照题意列出电路的）按照题意列出电路的原始原始状态转换表或画出状态转换表或画出原始原始状态转换图。状态转换图。（一）逻辑抽象，得出电路的原始状态转换图或状态转换表；（一）逻辑抽象，得出电路的原始状态转换图或状态转换表；【例【例1 1】试用试用JK-FFJK-FF设计一个串行数据检测器。对它的要求设计一个串行数据
17、检测器。对它的要求是：连续输入是：连续输入3 3个或个或3 3个以上的个以上的1 1时输出为时输出为1 1，其它情况输出，其它情况输出为为0 0。（1）状态化简的目的是合并）状态化简的目的是合并等价（效）状态等价（效）状态。两状态要等价：。两状态要等价：前提条件是相同输入条件下，它们的前提条件是相同输入条件下，它们的输出要完全相同输出要完全相同；其次，它；其次，它们的次态属于下列三种情况之一者为等价（效）：们的次态属于下列三种情况之一者为等价（效）：1）次态）次态完全相同完全相同；如图如图1中中D、E2）次态形成）次态形成“交错状态交错状态”；如图如图1中中B、C3）次态构成）次态构成“循环循
18、环”情况。情况。如图如图2中中A、D和和B、C等价具有等价具有传递性传递性，即，即电路的状态数越少，设计出的电路就越简单。电路的状态数越少，设计出的电路就越简单。，则，若CACBBA)/(1ZQnnQnQ图图1图图2（二）状态化简；（二）状态化简；x01AC/1B/0BC/1E/0CB/1E/0DD/1B/1ED/1B/1 x01AA/0B/0BA/1C/0CD/1C/0DA/0C/0ABCDBCDEB/EBC/BE（2）隐含表简化方法：）隐含表简化方法：对于复杂的原始状态表，单凭对于复杂的原始状态表，单凭观察法观察法容易出错。为了使容易出错。为了使简化有规律的进行，可以采用简化有规律的进行，
19、可以采用隐含表隐含表进行简化。其化简步骤进行简化。其化简步骤可以分为：可以分为：1）顺序比较；）顺序比较；2）关联比较；）关联比较；3）状态合并。）状态合并。x01AC/1B/0BC/1E/0CB/1E/0DD/1B/1ED/1B/1nQ（三）状态分配（编码）；（三）状态分配（编码）；状态分配步骤：状态分配步骤：首先，需要确定触发器的数目首先，需要确定触发器的数目n;其次，要给每个电路（共其次，要给每个电路（共M个）状态规定对个）状态规定对应的触发器状态组合，每组触发器的状态组合都应的触发器状态组合，每组触发器的状态组合都是一组二值代码，因而又将这项工作称为状态编是一组二值代码，因而又将这项工
20、作称为状态编码。码。编码方案的选择直接影响电路的复杂程度；编码方案的选择直接影响电路的复杂程度；对异步时序电路而言，有时还会产生竞争对异步时序电路而言，有时还会产生竞争冒险冒险现象。现象。（三）状态分配（编码）；（三）状态分配（编码）；状态分配的一般原则：状态分配的一般原则：1）当两个以上状态具有相同的次态时，它）当两个以上状态具有相同的次态时，它们的代码尽可能安排成相邻代码；们的代码尽可能安排成相邻代码；2）同一个现态的各个次态应相邻分配；）同一个现态的各个次态应相邻分配；3）为了使输出电路简单，尽可能使输出相同）为了使输出电路简单，尽可能使输出相同的状态代码相邻。的状态代码相邻。（四）选定
21、触发器类型，求出电路的状态方程、驱动方程（四）选定触发器类型，求出电路的状态方程、驱动方程和输出方程；和输出方程；图图5.5.1 【例【例1】所设计电路的卡诺图】所设计电路的卡诺图00、01、11码？码？（五）根据得到的方程式画出逻辑图；（五）根据得到的方程式画出逻辑图；（六）检查设计的电路是否能自启动。（六）检查设计的电路是否能自启动。图图5.5.2 【例【例1】所设】所设计电路的电路图计电路的电路图图图5.5.3 【例【例1】所设计电】所设计电路完整的状态转换图路完整的状态转换图至此，逻辑设计工作已基本完成。至此，逻辑设计工作已基本完成。图图5.5.3用方框的形式表述了上述设计工作的大致过
22、程。用方框的形式表述了上述设计工作的大致过程。图图5.5.4 同步时序逻辑电路的一般设计过程同步时序逻辑电路的一般设计过程下面通过几个不同的设计实例说明上述设计方法。下面通过几个不同的设计实例说明上述设计方法。【例【例2 2】（思考题）】（思考题）试设计一个能将串行输入三位二进制码变换成试设计一个能将串行输入三位二进制码变换成串行输出的三位典型循环码的时序电路（要求用串行输出的三位典型循环码的时序电路（要求用JK-FFJK-FF实现）。实现）。图图5.5.5 【例【例2】所设计电路等价状态的合并过程（二）】所设计电路等价状态的合并过程（二）图图5.5.6 【例【例2】所设计电路的电路图（五）】
23、所设计电路的电路图（五）图图5.5.7 【例【例2】所设计电】所设计电路完整的状态转换图（六）路完整的状态转换图（六）【例【例3 3】试设计一个自动售饮料机的逻辑电路。它的投币试设计一个自动售饮料机的逻辑电路。它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角口每次只能投入一枚五角或一元的硬币。投入一元五角钱后机器自动给出一杯饮料；投入两元（两个一元）硬钱后机器自动给出一杯饮料；投入两元（两个一元）硬币后，在给出饮料的同时找回一枚五角硬币。（要求用币后，在给出饮料的同时找回一枚五角硬币。（要求用D-FFD-FF实现）实现）图图5.5.8a 【例【例3】所设计电路的完整卡诺图（四）】所设计
24、电路的完整卡诺图（四）图图5.5.8a 【例【例3】所设计电路的分解卡诺图（四）】所设计电路的分解卡诺图（四）图图5.5.9 【例【例3】所设计电路完整的状态转换图（六）】所设计电路完整的状态转换图（六）5.5.2 时序逻辑电路的自启动设计时序逻辑电路的自启动设计 在上一小节介绍同步时序电路的设计步骤时，检在上一小节介绍同步时序电路的设计步骤时，检查电路能否自启动这一步是在最后进行的，若发现电查电路能否自启动这一步是在最后进行的，若发现电路无法自启动，则必须回过头来重新设计。路无法自启动，则必须回过头来重新设计。那么，是否可以在设计过程中就注意到电路能否那么，是否可以在设计过程中就注意到电路能
25、否自启动，并采取措施加以解决呢？答案是可以。如下自启动，并采取措施加以解决呢？答案是可以。如下例所示：例所示：【例【例4 4】试设计一个能自启动的试设计一个能自启动的3 3位环形计数器。要求它的有位环形计数器。要求它的有效循环状态为：效循环状态为：100 010 001 100100 010 001 100（Q Q1 1Q Q2 2Q Q3 3）。）。XXXXXXXXXXXXXXXXXXXXXXXX010010001001XXXXXX100100nQ1nnQQ3200000101111110100 01 1X XX XX XX X0 00 0X X1 1nQ1nnQQ3200000101111
26、110100 01 1X XX XX XX X1 10 0X X0 0nQ1nnQQ3200000101111110100 01 1X XX XX XX X0 01 1X X0 0nQ1nnQQ3200000101111110100 01 111nQ12nQ13nQ10005.5.3 异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法 异步时序电路设计除了需完成同步电路所应做的各异步时序电路设计除了需完成同步电路所应做的各项工作以外，还要为每个触发器项工作以外，还要为每个触发器选定合适的时钟信号选定合适的时钟信号。这是异步时序电路设计时所遇到的特殊问题。这是异步时序电路设计时所遇到的特殊问题
27、。反应在设计步骤上，则在选定触发器类型之后，还反应在设计步骤上，则在选定触发器类型之后，还要为每个触发器选定时钟信号。要为每个触发器选定时钟信号。【例【例5 5】试用试用JK-FFJK-FF设计一个具有自启动能力的异步计数器，其电路设计一个具有自启动能力的异步计数器，其电路转换图如下所示。转换图如下所示。2421B码码解：解：（一）、（二）、（三）步无需再做；（一）、（二）、（三）步无需再做；（四）选定触发器类型，得出电路的三大方程。（四）选定触发器类型，得出电路的三大方程。1）依题意应选择）依题意应选择JK-FF,且由于且由于M=10，所以，所以N=4，即需用即需用4个个JK-FF完成设计。
28、完成设计。2）画出电路的时序图；）画出电路的时序图；异步电路的设计与同步设计的不同之处在于：异步电路的设计与同步设计的不同之处在于：异步异步设计时必须考虑怎样合理选择各个触发器的触发脉冲设计时必须考虑怎样合理选择各个触发器的触发脉冲，而，而时钟方程的选取可以根据电路各触发器的时序关系来确定时钟方程的选取可以根据电路各触发器的时序关系来确定。所以在设计异步电路时，可以结合电路的时序图。所以在设计异步电路时，可以结合电路的时序图。图图5.5.10 【例【例5】时序图】时序图3）确定各个触发器的时钟信号；）确定各个触发器的时钟信号；选择时钟选择时钟CP的的原则原则是：在触发器是：在触发器需需翻转时，
29、翻转时，必须必须保证有触发脉冲，而触发器保证有触发脉冲，而触发器无需无需翻转时，翻转时，最好没有最好没有触触发脉冲，即发脉冲，即在确保触发器翻转所需要的前提下，尽可在确保触发器翻转所需要的前提下，尽可能取脉冲数量少的作为触发的脉冲信号能取脉冲数量少的作为触发的脉冲信号。4）画出次态和进位输）画出次态和进位输出的卡诺图（出的卡诺图（*）；）；图图5.5.11 【例【例5】完整的卡诺图】完整的卡诺图重点分析重点分析13nQ12nQ11nQ10nQ（五）自启动检测；（五）自启动检测；电路完整的状态转换图如下：电路完整的状态转换图如下：图图5.5.12 【例【例5】状态转换图】状态转换图（六）根据（四
30、）所得的驱动方程和输出方程画出逻（六）根据（四）所得的驱动方程和输出方程画出逻辑电路图如下：辑电路图如下：至此，逻辑设计完毕。至此，逻辑设计完毕。图图5.5.13 【例【例5】电路图】电路图cp0cp1cp2cp15.6 几种常用的时序逻辑电路几种常用的时序逻辑电路5.6.1 计数器（计数器（Counter）计数器是数字设备的基本逻辑部件，其主要功能计数器是数字设备的基本逻辑部件，其主要功能是是记录输入脉冲的个数记录输入脉冲的个数。计数器所能记忆的最大脉冲。计数器所能记忆的最大脉冲个数称作该计数器的个数称作该计数器的“模模”。计数器可以应用在：计算机的时序发生器、时间计数器可以应用在：计算机的
31、时序发生器、时间分配器、分频器、程序计数器、指令计数器等场所；分配器、分频器、程序计数器、指令计数器等场所；另外，数字化仪表的压力、时间、温度等物理量的另外，数字化仪表的压力、时间、温度等物理量的A/D、D/A转换也都要通过脉冲计数来实现。转换也都要通过脉冲计数来实现。计数器可进行如下分类：计数器可进行如下分类：按工作方式按工作方式同步计数器同步计数器(Synchronous Counter)异步计数器异步计数器(Asynchronous Counter)按计数容量按计数容量二进制计数器二进制计数器(Binary Counter)十进制计数器十进制计数器(Dec Counter)任意进制计数器
32、任意进制计数器(Discretional Counter)按功能按功能加法计数器加法计数器(Up Counter)减法计数器减法计数器(Down Counter)可逆计数器可逆计数器(Up/Down Counter)一、异步计数器一、异步计数器 1、异步二进制加法计数器、异步二进制加法计数器 （1）原理说明）原理说明 按照二进制加法计数器规则：按照二进制加法计数器规则：若低位是若低位是0，则再记入则再记入1时低位应变时低位应变1；若低位已经是；若低位已经是1，则，则再记入再记入1时低位应变时低位应变0，同时向高位产生进位信，同时向高位产生进位信号，使高位翻转一次号，使高位翻转一次。用。用 触发
33、器构成异步二触发器构成异步二进制加法计数器应最简单。（进制加法计数器应最简单。（为什么？为什么？）T 以下降沿触发的以下降沿触发的3 3位异步二进制加法计数器位异步二进制加法计数器为例，其逻辑图如图为例，其逻辑图如图5.6.15.6.1所示。所示。图图5.6.1 3位异步二进制计数器电路图位异步二进制计数器电路图 因为当低位由因为当低位由1变变0时，需向高端进位，时，需向高端进位，Q端的下降沿正端的下降沿正好可以作为高位的时钟信号。如图好可以作为高位的时钟信号。如图5.6.2分析所示：分析所示：图图5.6.2 3位异步二进位异步二进制计数器时序图制计数器时序图 此例中，因为使用的是下降沿动作的
34、此例中，因为使用的是下降沿动作的 触发器组成的触发器组成的计数器，所以需将低位触发器的计数器，所以需将低位触发器的Q端接至高位触发器的时端接至高位触发器的时钟输入端即可。（钟输入端即可。（为什么？为什么？）T 另外，触发器输出端新状态的建立要比另外，触发器输出端新状态的建立要比CP下下降沿滞后一个传输延迟时间降沿滞后一个传输延迟时间 ，则总的延迟时，则总的延迟时间为间为 （其中（其中N为触发器的数目）。为触发器的数目）。pdtpdtNt*思考：思考：如何用上升沿触发的如何用上升沿触发的 触发器组成异步触发器组成异步二进制加法计数器？二进制加法计数器？T解答：解答：将每一级触发器的进位脉冲改为由
35、将每一级触发器的进位脉冲改为由 端输出。端输出。Q（2）举例）举例【例【例5.5.15.5.1】试用试用D-FFD-FF构成上升沿触发的构成上升沿触发的4 4位二进制异步加位二进制异步加法计数器。法计数器。图图5.6.3 上升沿动作的上升沿动作的4位异步二进制加法计数器电路位异步二进制加法计数器电路图图【例【例5.5.25.5.2】试用试用JK-FFJK-FF构成下降沿触发的构成下降沿触发的4 4位二进制异位二进制异步加法计数器。步加法计数器。图图5.6.4a 下降沿动作的下降沿动作的4位异步二进制加法计数器电路图位异步二进制加法计数器电路图从以上例子可以看出，若从以上例子可以看出，若 的频率
36、为的频率为 ，则，则 的频率可分别为的频率可分别为 、，这说明计数器具有分，这说明计数器具有分频作用，也叫做频作用，也叫做分频器分频器（Frequency Divider）。）。0cp0f3210,QQQQ021f041f081f0161f图图5.6.4b 下降沿动作的下降沿动作的4位异步二进制加法计数器时序图位异步二进制加法计数器时序图Q3 相对于相对于 的频率而言，各级输出依次称为二的频率而言，各级输出依次称为二分频、四分频、八分频、十六分频。分频、四分频、八分频、十六分频。计数器中能计到的最大数称为计数器中能计到的最大数称为计数长度或计计数长度或计数容量数容量，n位二进制计数器的计数容量
37、为位二进制计数器的计数容量为 ，而称而称计数器的状态总数计数器的状态总数 为计数器的为计数器的模模（也（也称循环长度）。在逻辑符号中以称循环长度）。在逻辑符号中以“CTRDIVm”标标注模的值。注模的值。12 nnN20f2、异步二进制减法计数器、异步二进制减法计数器 （1）原理说明）原理说明 二进制减法计数器规则：二进制减法计数器规则：若低位是若低位是1，则再输入一个，则再输入一个减法计数脉冲后应翻成减法计数脉冲后应翻成0；若低位已经是；若低位已经是0，则再输入一，则再输入一个减法计数脉冲后应翻成个减法计数脉冲后应翻成1，同时向高位发出错位信号，同时向高位发出错位信号，使高位翻转使高位翻转。
38、若将。若将 触发器之间按二进制减法计数规则触发器之间按二进制减法计数规则连接，就得到二进制减法计数器。连接，就得到二进制减法计数器。例：下降沿动作的例：下降沿动作的3位二进制减法计数器原理图如图位二进制减法计数器原理图如图5.6.5所示：所示：T图图5.6.5 下降沿动作的下降沿动作的3位异步二进制减法计数器电路图位异步二进制减法计数器电路图图图5.6.6 下降沿动作的下降沿动作的3位异位异步二进制减法计数器时序图步二进制减法计数器时序图思考：思考：如何用如何用 触发器构成上升沿动作的异步二进制触发器构成上升沿动作的异步二进制减法计数器？减法计数器？T解答：解答：只需将只需将 触发器的触发器的
39、Q端引出作相邻高位的时钟脉端引出作相邻高位的时钟脉冲即可。冲即可。T小结：小结：用用 触发器构成不同有效沿的异步二进制加触发器构成不同有效沿的异步二进制加/减法减法计数器的规则是：计数器的规则是：T 上上/下沿下沿 加加/减法减法下降沿动作下降沿动作上升沿动作上升沿动作加法计数器加法计数器Q减法计数器减法计数器QQQ3、异步十进制计数器、异步十进制计数器 典型的异步十进制加法计数器电路图如图典型的异步十进制加法计数器电路图如图5.6.7所示：所示：图图5.6.7 异步十进制加法计数器电路图异步十进制加法计数器电路图图图5.6.8a 异步十进制加法计数器状态转换图异步十进制加法计数器状态转换图竞
40、争冒险竞争冒险若加入若干级非门延迟若加入若干级非门延迟异步计数器异步计数器 优点：优点：结构简单，用结构简单，用 触发器构成二进制计数器可触发器构成二进制计数器可不附加任何其它电路；不附加任何其它电路；缺点：缺点：进（错）位信号逐级传递，计数器速度受到进（错）位信号逐级传递，计数器速度受到限制，频率不能太高；在电路状态译码时也存在竞争限制，频率不能太高；在电路状态译码时也存在竞争冒险现象。冒险现象。T二、同步计数器二、同步计数器 优点：优点：时钟时钟CP同时触发计数器中的全部触发器，所同时触发计数器中的全部触发器，所以工作速度快，工作效率高；以工作速度快，工作效率高；缺点：缺点：电路结构相对复
41、杂。电路结构相对复杂。1、同步二进制加法计数器、同步二进制加法计数器 用用T及及 触发器均触发器均可构成同步计数器，可构成同步计数器，但但T-FF更为方便。更为方便。（为什么？为什么？）一般用）一般用JK-FF作作T-FF。T图图5.6.9 4位同步二进制加法计数器电路图位同步二进制加法计数器电路图下面结合下面结合4位同步二进制位同步二进制加法计数器分析其原理：加法计数器分析其原理：74161基本电路图基本电路图表表561 4位同步二进制加法计数器电路的状态转换表位同步二进制加法计数器电路的状态转换表图图5.6.10 4位同步二进制加法计数器状态转换图和时序位同步二进制加法计数器状态转换图和时
42、序图图2、同步二进制减法计数器、同步二进制减法计数器图图5.6.11 4位同步二进制减法计数器电路图位同步二进制减法计数器电路图3、同步二进制可逆计数器、同步二进制可逆计数器图图5.6.12 4位同步二进制可逆计数器电路图位同步二进制可逆计数器电路图74LS191基本电路图基本电路图4、同步十进制计数器、同步十进制计数器 以以8421码同步十进制计数器为例进行分析：码同步十进制计数器为例进行分析：（从设计的角度来分析（从设计的角度来分析）图图5.6.13 8421码同步十进制计数器电路逻辑图码同步十进制计数器电路逻辑图74160基本电路图基本电路图表表562 8421码同步十进制计数器电路的状
43、态转换表码同步十进制计数器电路的状态转换表图图5.6.14 8421码同步十进制计数器状态转换图和时序图码同步十进制计数器状态转换图和时序图5.6.2 集成计数器及其应用集成计数器及其应用下表比较了几种常用的集成计数器的主要功能：下表比较了几种常用的集成计数器的主要功能：型号型号主要功能主要功能74161“异步清零异步清零”，“同步置数同步置数”的同步模的同步模16加法计数加法计数器器74163“同步清零同步清零”，其余同，其余同7416174LS191可可“异步置数异步置数”的单时钟同步的单时钟同步16进制加进制加/减计数器减计数器74LS193可可“异步清零异步清零”，“异步置数异步置数”
44、的双时钟同步的双时钟同步16进进制加制加/减计数器减计数器74160同步模同步模10计数器，其余同计数器，其余同7416174190同步同步10进制计数器，其余同进制计数器，其余同7419174192模模10可逆计数器，其余同可逆计数器，其余同7419354/74LS196可可“异步清零异步清零”，“同步置数同步置数”的二五十进制的二五十进制同步计数器同步计数器74LS290二五十进制异步计数器二五十进制异步计数器（一）集成计数器（一）集成计数器74161 的功能及应用的功能及应用 1、74161的惯用逻辑符号及功能表的惯用逻辑符号及功能表图图5.6.15 74161的惯用逻辑符号的惯用逻辑符
45、号表表563 74161的功能表的功能表H异步清零异步清零同步置数同步置数2、74161的应用举例：的应用举例：【例【例1】试用试用74161构成模构成模256同步加法计数器。同步加法计数器。解：解：图图5.6.16 【例【例1】图解】图解并行进位并行进位见见Fnd3.1验证验证74161-2【例【例2】试用试用74161实现模实现模10加法计数。加法计数。解：解：共有共有3种解法：种解法：1、置数归、置数归0法：法：图图5.6.17 【例【例2】图解】图解11图图5.6.18 【例【例2】图解】图解12图图5.6.19 【例【例2】图解】图解132、预置补数法：、预置补数法：图图5.6.20
46、 【例【例2】图解】图解23、反馈归、反馈归0法：法：图图5.6.21a 【例【例2】图解】图解3见见Fnd3.1验证验证74161-1图图5.6.21b 【例【例2】图解】图解3状态图状态图图图5.6.21c 【例【例2】图解】图解3主循环波形图主循环波形图CPQ3Q2Q1Q0（二）二五十进制异步计数器（二）二五十进制异步计数器74290 1、惯用逻辑符号及功能表：、惯用逻辑符号及功能表：图图5.6.22 74290的惯用逻辑符号的惯用逻辑符号表表564 74290的功能表的功能表2、74290应用举例：应用举例：【例【例1】试用试用74290实现以下几种形式的计数器：实现以下几种形式的计数
47、器：1、实现模、实现模2计数计数 2、实现模、实现模5计数计数图图5.6.23 74290模模2计数计数图图5.6.24 74290模模5计数计数3、实现、实现8421模模10计数计数 4、实现、实现5421模模10计数计数图图5.6.25 74290-8421模模10计数计数图图5.6.26 74290-5421模模10计数计数5、实现任意进制计数、实现任意进制计数 借助借助RO(1)和和RO(2)的的“异步清异步清0”功能或功能或S9(1)和和S9(2)的的“异步置异步置9”功能，可实现任意进制计数。功能，可实现任意进制计数。例：例：试用试用74290实现模实现模7计数。计数。图图5.6.
48、27 74290模模7计数计数【例【例2】试用几片试用几片74290级联以扩大计数器的规模：级联以扩大计数器的规模：1、实现模、实现模46计数电路计数电路图图5.6.28 74290级联实现模级联实现模46计数计数串行进位串行进位2、实现模、实现模1000计数电路计数电路图图5.6.29 74290模模1000计数计数(百位百位)5.6.3 N进制计数器的构成方法进制计数器的构成方法一、概念理解：一、概念理解：计数器的模：在计数脉冲的驱动下，计数器中循计数器的模：在计数脉冲的驱动下，计数器中循环的状态个数称为计数器的模。若用环的状态个数称为计数器的模。若用N表示，表示，n位二进位二进制计数器的
49、模为制计数器的模为 （其中（其中n为触发器的个数）。为触发器的个数）。任意计数器是指任意计数器是指 ，即非模，即非模 计数器，如计数器，如七进制、十进制、六十进制等等。七进制、十进制、六十进制等等。二、构成二、构成N进制计数器的三种方法：进制计数器的三种方法：1、反馈阻塞法、反馈阻塞法 2、串行反馈法、串行反馈法 3、反馈归零或反馈置数法、反馈归零或反馈置数法nN2nN2n2三、用集成计数器芯片构成的三、用集成计数器芯片构成的N进制计数器进制计数器 1、反馈归零法：、反馈归零法：利用计数器的利用计数器的清零端清零端的清零作用，截取计数过程中的清零作用，截取计数过程中的某个中间状态控制清零端，使
50、计数器由此状态返回到的某个中间状态控制清零端，使计数器由此状态返回到零并重新开始计数。零并重新开始计数。【例【例1】试用二进制计数器试用二进制计数器74163构成构成86进制的计数器。进制的计数器。解：解：图图5.6.30 用用74163构成的模构成的模86计数器计数器2、反馈置数法：、反馈置数法：利用置数功能，截取某中间状态反馈到置数端。利用置数功能，截取某中间状态反馈到置数端。【例【例2】试用二进制计数器试用二进制计数器74163构成一个计数状态为构成一个计数状态为自然二进制码自然二进制码01111111的计数器。的计数器。解：解：图图5.6.31 用用74163构成的构成的0111111
