1、第五章第五章 微处理器总线操作与时序微处理器总线操作与时序第五章第五章 微处理器总线操作与时序微处理器总线操作与时序n总线概述总线概述nIntel 8086/8088总线操作与时序 n微机系统总线技术微机系统总线技术第一节 总线概述n总线的分类 n总线的主要性能 n总线的发展 一、总线的分类一、总线的分类n（1）片内总线：为CPU内部总线.n（2）芯片总线：一般直接印刷在电路板上，用于连接各种芯片.n（3）局部总线：是CPU及其外围芯片与局部资源之间的信息通道。这些资源可以是主板上的资源，也可以是插在扩展槽上的功能扩展板的资源，如显卡。PC机的局部总线包括EISA、VESA、PCI，AGP，P
2、CI-E总线等。n（4）系统总线：也称为板级总线，是用来与扩展槽上的各扩展板相连接的总线。通常所说的总线就是这种总线。系统总线包括了局部总线。n（5）通信总线：又称为外总线，用于微机系统与系统之间，微机系统与外部设备如打印机、磁盘设备或微机系统和仪器仪表之间的通信通道。二、总线的主要性能n总线宽度总线宽度 指一次能同时传输的数据位数，如16位总线、32位总线 n总线频率总线频率指总线每秒能传输数据的次数 n传输速率传输速率 指在单位时间内总线可传输的数据总量，用每秒能传输的字节数来衡量，单位MB/s。三、总线的发展ISAEISAVESAAPCIAGPPCI-XPCI ExpressPC/XT1
3、980s1990sMCA2000s第二节Intel 8086/8088总线操作与时序n8086/8088的时钟和总线周期 n8086/8088工作模式与处理器总线 n8086/8088的总线时序 一、8086/8088的时钟和总线周期n时钟周期 CPU的基本时间计量单位，由主频决定 8086的主频为5MHz，1个时钟周期就是200ns n指令周期（Instruction Cycle）执行一条指令所需要的时间 n总线周期(Bus Cycle)指令周期划分为一个个总线周期。当CPU要从存储器或输入输出端口存取一个字节就是一个总线周期 一个最基本的总线周期由4个时钟周期组成如果想延长总路线周期，则在
4、T3和T4之间可插入1N个等待周期TW来延长总线周期。一、8086/8088的时钟和总线周期（cont.）n典型的BIU总线周期波形图 二、8086/8088工作模式与处理器总线 n两种工作模式公共引脚定义n最小模式和处理器总线结构 n最大模式和处理器总线结构 （一）、两种工作模式公共引脚定义n8086/8088的引脚图（一）、两种工作模式公共引脚定义（cont.）n1 地址/数据总线 AD15AD0：分时复用地址/数据总线 A19/S6A16/S3：分时复用的地址/状态信号线 n存储读写操作总线周期的T1状态输出高4位地址A19A16 n对I/O接口输入输出操作时，这4条线不用，全为低电平
5、n在总线周期的其他T状态，这4条线用来输出状态信息 S6始终为低电平 S5是标志寄存器（PSW）的中断允许标志位IF的当前状态 S3和S4用来指示当前正在使用的段寄存器 S4和S3的功能 S4 S3 段寄存器 0 0 当前正在使用ES0 1 当前正在使用SS1 0 当前正在使用CS，或未用任何段寄存器1 1 当前正在使用DS（一）、两种工作模式公共引脚定义（cont.）n2控制总线两种模式下公用的8条控制引脚：（输入）：工作模式控制线。接+5V时，CPU处于最小工作模式；接地时，CPU处于最大工作模式。（输出，三态）：读信号，低电平有效。NMI（输入）：非可屏蔽中断请求输入信号，上升沿有效。I
6、NTR（输入）：可屏蔽中断请求输入信号，高电平有效。RESET（输入）：系统复位信号，高电平有效（至少保持四个时钟周期）。READY（输入）：准备好信号，来自存储器或I/O接口的应答信号，高电平有效。（输入）：测试信号，低电平有效。（输出，三态）：它也是一个分时复用引脚。在总线周期的T1状态输出，在总线周期的其他T状态输出S7，S7指示状态 MN/MX（一）、两种工作模式公共引脚定义（cont.）MN/MXMN/MXM N/M X RDTEST7BHE/S8086最小模式下的基本配置（二）、最小模式和处理器总线结构8088最小模式下的基本配置（二）、最小模式和处理器总线结构（cont.）（二）
7、、最小模式和处理器总线结构（cont.）n8086/8088 CPU工作于最小模式时，有关引脚功能如下：（对8086，输出，三态）存贮器I/O控制：区别CPU需要访问存储器（为高电平）还是访问I/O端口（为低电平）。（输出，三态）写控制：写控制信号输出为低电平有效。（输出）中断响应 ALE（输入）地址锁存允许：ALE信号是在总线周期内的第一个时钟周期内的正脉冲 （输出，三态）数据发送/接收：信号被用来控制8286/8287的数据传送方向。（输出。三态）数据允许：数据允许输出信号低电平有效。HOLD、HLDA（Hold Request输入，Hold Acknowledge输出）：HOLD信号是另
8、一个总线主控制者向CPU请求使用总线的输入请求信号（高电平有效），通常CPU在完成当前的总线操作周期之后，CPU使HLDA输出高电平，作为回答（响应）信号。M/IOWRINTADT/RDEN总线操作指令举例0 010读I/O接口IN AL,DX1010读存储器MOV AX,1000H0101写I/O接口OUT DX,AL1101写存储器MOV 2000H,ALX011非法操作无X100非法操作无X11X无读写操作无M/IORDWRDT/R（二）、最小模式和处理器总线结构（cont.）8086 读/写控制信号对应的总线操作类型总线操作010中断响应011读I/O接口110写I/O接口111暂停
9、000取指令001读存储器100写存储器101无操作M/IO0SSDT/R8088 读/写控制信号对应的总线操作类型（二）、最小模式和处理器总线结构（cont.）n18282地址锁存器地址锁存器（二）、最小模式和处理器总线结构（cont.）8282用来作为地址锁存器，用ALE信号作为8282的选通脉冲STB输入，这样就能在总线周期的第一个时钟周期从地址/数据、地址/状态总线将地址信息锁存于8282中，从而保证了整个总线周期内存储器和I/O接口芯片能获得稳定的地址信息。8286用作数据总线驱动器，其T端同 连接，用于控制数据传送方向，而 端同 要连接，以保证只在CPU需要访问存储器I/O端口时才
10、允许数据通过8286。n28286总线收发器总线收发器T 操作 01数据从A0A7到B0B700数据从B0B7到A0A71XA0A7，B0B7均三态（二）、最小模式和处理器总线结构（cont.）OEDT/ROEDEN（三）、最大模式和处理器总线结构8086最大模式下的基本配置（二）、最小模式和处理器总线结构（cont.）8088最大模式下的基本配置（二）、最小模式和处理器总线结构（cont.）0S1S1S2S0SINTAIORCIOWCAIOWCMRDCMRDCMWTCAMWC总线操作类型8288命令信号000中断响应001读I/O端口010写I/O端口 、011暂停无101取指令101读存储
11、器110写存储器 、111无效状态无 ，总线周期状态信号用来指示当前总线周期所进行的操作类型 2Sn8288总线控制器总线控制器（二）、最小模式和处理器总线结构（cont.）三、8086/8088的总线时序n系统的复位和启动操作 n总线操作 n暂停操作 n中断操作 n总线保持或总线请求/允许操作（一）、系统的复位和启动操作 复位时各寄存器值CPU复位时各寄存器值内容标志位清除指令指针（IP）0000HCS寄存器FFFFHDS寄存器0000HSS寄存器标志位ES寄存器0000H指令队列空在复位状态下，CPU内部的各寄存器被置为初态。代码段寄存器CS和指令指针寄存器IP分别被初始化为FFFFH和0
12、000H 8086复位后重新启动时，便从内存的FFFF0H处开始执行指令。（二）、总线操作n1最小模式下的总线读操作n2最小模式下的总线写操作 n3最大模式下的总线读操作n4最大模式下的总线写操作n5总线空操作1.最小模式下的总线读操作各状态下的操作 nT1状态：CPU根据执行的是访问存储器还是访问I/O端口的指令，首先在 线上发有效电平。从地址/数据复用线AD15AD0和地址/状态复用线A19/S6A16/S3发存储器单元地址(20位)或发I/O端口地址(16位)。锁存地址信号，CPU在T1状态从ALE引脚上输出一个正脉冲作8282地址锁存器的地址锁存信号。为实现对存储体的高位字节库（即奇地
13、址库）的寻址，CPU在T1状态通过 7引脚发面有效信号（低电平）。为了控制数据总线传输方向，使 变为低电平，以控制数据总线收发器8286为接收数据。M/IO/SBHERDT/T2状态：状态：n（1）地址信号消失，此时AD15AD0进入高阻缓冲期，以便为读入数据作准备。n（2）A19/S6A16/S3及 7线开始输出状态信息S7S3，持续到T4。前面已指出，在8086系统中，S7是未赋实际意义的。n（3）信号开始变为低电平(有效)，此信号是用来开放8286总线收发器的。这样，就可以使8286提前在T3状态，即数据总线上出现输入数据前获得开放。维持到T4的中期结束有效。n（4）信号开始变为低电平（
14、有效）。此信号被接到系统中所有存储器和I/O端口。用来打开数据输出缓冲器，以便将数据送上数据总线。n（5）继续保持低电平有效的接收状态。/SBHEDENDENRDRDT/T3状态：状态：n经过T1、T2后，存储器单元或I/O端口把数据送上数据总线AD15AD0，以供CPU读取。TW状态：状态：n当系统中所用的存储器或外设的工作速度较慢，不能在基本总线周期规定的四个状态完成读操作时，它们将通过8284A时钟产生器给CPU送一个READY信号。CPU在T3的前沿(下降沿)采样READY。n当采到的READY=0时（表示“末就绪”），就会在T3和T4之间插入等待状态TW，TW可以为1个或多个。T4状
15、态：状态：n在T4状态和前一状态交界的下降沿处，CPU对数据总线上的数据进行采样，完成读取数据的操作。2最小模式下的总线写操作8088的总线读/写操作 n8088和8086的总线周期时序波形基本上是一致的，所不同的只有以下几点：n（1）由于8088只有8位数据总线，因此，地址线A15AD8不是分时复用线。这些线上的地址信号在整个读/写周期中均保持。n（2）地址/数据的分时复用线只有AD7AD0，其操作时序同8086的A15AD0。n（3）由于8088的34号引脚不是 7，而是 ，因此8088从T1开始就往 线上送出低电平有效信号，一直维持到T4。/SBHE0SS0SS3最大模式下的总线读操作n
16、图中带*号的信号ALE，或 和DEN都是由8288根据CPU的 ，的组合产生的 RDT/MRDCIORC0S1S2S4最大模式下的总线写操作5总线空操作nCPU只有在和存储器或I/O端口之间交换数据，或装填指令队列时，才由总线接口部件BIU执行总线周期，否则，BIU将进入总线的空闲周期T1。（三）、暂停操作n当CPU执行一条暂停指令HLT（Halt）时，就停止一切操作，进入暂停状态。暂停状态一直保持到发生中断或对系统进行复位时为止。在暂停状态下，CPU可接收HOLD线上（最小模式下）或 线上（最大模式下）的保持请求。当保持请求消失后，CPU回到暂停状态。GT/RQ（四）、中断响应总线周期操作n
17、第一个中断响应周期CPU从 引脚上向外设端口(一般是向8259A中断控制器)先发一个负脉冲，表明其中断申请已得到允许，插入3个或2个空闲状态T1（对8088则不需插入空闲周期）n第二个中断响应周期从 发第二个负脉冲，接收外设的中断类型码INTAINTA（五）、总线保持或总线请求/允许操作n当一个系统中具有多个总线主模块时，除CPU之外的其它总线主模块为了获得对总线的控制，需向CPU发出总线保持请求情号，当CPU接到此请求信号，并在同意让出总线时，就向发该请求的主模块发响应信号。1最小模式下的总线保持请求/保持响应操作2最大模式下的总线请求/允许/释放操作第三节、微机总线技术一一概述概述二二PC
18、总线的发展总线的发展三三ISA总线总线四四PCI总线总线F分类分类片内总线片内总线连接连接ALU与各种寄存器等各个功能部件与各种寄存器等各个功能部件片总线（局部总线）片总线（局部总线）连接各主板上的各芯片连接各主板上的各芯片内总线（系统总线）内总线（系统总线）连接计算机系统各插件板连接计算机系统各插件板外总线外总线连接各计算机系统以及计算机系统与外设连接各计算机系统以及计算机系统与外设F性能指标性能指标总线宽度总线宽度一次可以同时传输的数据位数一次可以同时传输的数据位数总线频率总线频率总线工作时每秒钟内能传输数据的次数总线工作时每秒钟内能传输数据的次数传输率传输率每秒钟能处能传输的字节数每秒钟
19、能处能传输的字节数MB/s传输率总线宽度传输率总线宽度/8总线频率总线频率例：例：PCI总线宽度总线宽度32位，频率位，频率33MHz 数据传输率数据传输率32b/833MHz132MHzF总线的操作过程总线的操作过程申请申请寻址寻址数据传输数据传输结束结束PC总线的发展总线的发展常见系统总线标准常见系统总线标准1 1PC/XTPC/XT、ISAISA（PC/ATPC/AT）总线）总线2 2MCAMCA、EISAEISA总线总线 3 3VESAVESA、PCIPCI总线总线4 4AGPAGP总线总线A1D7D0A19A31.A0B1B10B31IORIOWMEMRMEMWGNDGNDIO CH
20、RDYAENA10IO CHCHK.IBM PC/XT总线引脚图总线引脚图ISAA1A31B1B31C1C18D1D18.ISA总线引脚示意图总线引脚示意图ISAISA总线引脚示意图总线引脚示意图DRQ1DRQ3DRQ0，DRQ5DRQ7#DACK0、#DACK5#DACK7IRQ10IRQ12、IRQ14、IRQ15#DACK1#DACK3IRQ3IRQ7、IRQ9OSCCLK#REFRESHA0A19#I/O CH RDYD0D7AEN#I/O CH CHKRESET DRV#OWS#SMEMWBALE#IOW#SMEMRT/C#MEMR#IOR#SBHE#MASTER168位总线,原PC
21、/XT总线#IO CS 16#MEM CS 16#MEMWA17A23D8D15ISA扩展16位总线PCI总线总线PCI总线插槽现代微机总线机构示意图现代微机总线机构示意图C CP PU Uc ca ac ch he eD DR RA AM MB Br ri id dg ge e/M Me em mo or ry yc co on nt tr ro ol ll le er rA Au ud di io oV Vi id de eo oP PC CI I L Lo oc ca al l B Bu us sL LA AN NS SC CS SI IB BU US SB Br ri id dg ge eI IS SA A、I ID DE E M Mi ic cr ro o C Ch ha an nn ne el lB Ba as se eI I/O OG Gr ra ap ph hi ic cs sPCI局部总线的特点 n线性突发传输。n存取延误极小。n总线主控及同步操作。n独立于CPU的结构。n低成本、高效益。n兼容性。n预留发展空间。其他总线其他总线1RS-2322.IEEE1394、USB3SCSI
