1、计计 算算 机机 组组 成成 原原 理理 第第 3 章章数值的机器运算数值的机器运算第第3章章计计 算算 机机 组组 成成 原原 理理 第第 3 章章 本章论述计算机中运算器的主要功能及其实现，本章论述计算机中运算器的主要功能及其实现，重点介绍定点数加、减法和乘、除法的运算方法与重点介绍定点数加、减法和乘、除法的运算方法与 实现电路以及浮点数运算方法和浮点数运算器的实实现电路以及浮点数运算方法和浮点数运算器的实 现。其中难点是乘、除法运算与实现。现。其中难点是乘、除法运算与实现。第第3章章数值的机器运算数值的机器运算计计 算算 机机 组组 成成 原原 理理 第第 3 章章 3.1 逻辑运算逻辑
2、运算 3.2 定点数定点数的加、减法运算和加、的加、减法运算和加、减法电路减法电路的实现的实现 3.3 定点数的乘、除法运算和乘、除法电路的实现定点数的乘、除法运算和乘、除法电路的实现 3.4 定点运算器的基本结构与工作原理定点运算器的基本结构与工作原理 3.5 浮点数运算和浮点数运算器的实现浮点数运算和浮点数运算器的实现 第第3章章 数值的机器运算数值的机器运算计计 算算 机机 组组 成成 原原 理理 第第 3 章章 3.1 逻辑运算逻辑运算 电子计算机能够进行各种复杂的数学问题的运算，能够控制各电子计算机能够进行各种复杂的数学问题的运算，能够控制各 种生产过程的运行，能够处理许多繁琐的情报
3、资料等等，也就是种生产过程的运行，能够处理许多繁琐的情报资料等等，也就是 它能替代人的部分脑力劳动，其关键在于它具有逻辑判断能力，它能替代人的部分脑力劳动，其关键在于它具有逻辑判断能力，逻辑命题中，逻辑命题中，“0”与与“1”就有了新的含义就有了新的含义逻辑含义，它表示逻辑含义，它表示 一种命题的两种相应的结果。若一种命题的两种相应的结果。若“1”表示表示“肯定肯定”，则，则“0”就表示就表示“否否 定定”。两值判据在计算机中很容易实现，可以用电平的。两值判据在计算机中很容易实现，可以用电平的“高高”“”“低低”，信号的，信号的“有有”“”“无无”，晶体管的，晶体管的“通通”“”“断断”来表示
4、逻辑命题来表示逻辑命题的两种结的两种结 果果“0”和和“1”。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 3.3.1.“与与”、“或或”和和“非非”运算运算 1逻辑逻辑“与与”电灯电灯F F同开关同开关A A、B B及电池串接及电池串接电路如图所示。电路如图所示。3种最基本的逻辑运算，即种最基本的逻辑运算，即“与与”逻辑、逻辑、“或或”逻辑和逻辑和“非非”逻逻辑。辑。逻辑与关系的真值表如下表逻辑与关系的真值表如下表：计计 算算 机机 组组 成成 原原 理理 第第 3 章章 式中式中“”、“”和和“”为逻辑与的符号，为逻辑与的符号，A、B称为逻辑变量，称为逻辑变量，F 称为逻辑函数
5、。称为逻辑函数。计算机进行两个计算机进行两个n 位二进制数逻辑与运算时，对每对应位相与。位二进制数逻辑与运算时，对每对应位相与。“逻辑与逻辑与”又称为又称为“逻辑乘逻辑乘”，其逻辑表达式为：，其逻辑表达式为：F=AB=AB=AB计计 算算 机机 组组 成成 原原 理理 第第 3 章章 2.逻辑逻辑“或或”电灯电灯F同两个并联开关同两个并联开关A、B相串联的电路如图所示。相串联的电路如图所示。逻辑或关系的真值表如下表：逻辑或关系的真值表如下表：计计 算算 机机 组组 成成 原原 理理 第第 3 章章 3逻辑逻辑“非非”单刀双掷开关和单刀双掷开关和A、B两个灯泡连接的电路图如图所示两个灯泡连接的电
6、路图如图所示。“逻辑或逻辑或”又称又称“逻辑加逻辑加”，其逻辑表达式为：，其逻辑表达式为：F=A+B=AB 式中式中“+”和和“”为逻辑或的符号。为逻辑或的符号。计算机进行两个计算机进行两个n 位二进制数逻辑或运算时，对每个对应位相或。位二进制数逻辑或运算时，对每个对应位相或。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 “逻辑非逻辑非”关系，又称为关系，又称为“逻辑反逻辑反”，其逻辑表达式为：，其逻辑表达式为：B =A 计算机对一个计算机对一个n 位二进制数逻辑非运算时，对每位取反。位二进制数逻辑非运算时，对每位取反。逻辑非关系的真值表如下表。逻辑非关系的真值表如下表。计计 算算
7、 机机 组组 成成 原原 理理 第第 3 章章 3.3.2.“异或异或”运算运算 逻辑函数逻辑函数F=fF=f（A A，B B），其真值表如下表所示：），其真值表如下表所示：由真值表可知，只有当由真值表可知，只有当A=0A=0，B=“1”B=“1”（即（即A A、B B相异）或相异）或A=“1”A=“1”、B=“0”B=“0”时，时，F F才为才为“1”1”；F F同同A A、B B间的这种关系称为间的这种关系称为“异或异或”关系，其逻辑表达式：关系，其逻辑表达式：F=A B=AB=A B+A B计计 算算 机机 组组 成成 原原 理理 第第 3 章章 “异或异或”运算执行的是两个逻辑变量之间
8、运算执行的是两个逻辑变量之间“不相等不相等”的逻辑测试，的逻辑测试，又称为又称为“按位加按位加”。在电子计算机中，上述几种基本逻辑运算是由逻辑门电路来实在电子计算机中，上述几种基本逻辑运算是由逻辑门电路来实 现的，在正逻辑门电路中，用高电平、低电平来表示现的，在正逻辑门电路中，用高电平、低电平来表示“1”和和“0”。常见的逻辑门采用的符号表示有：常见的逻辑门采用的符号表示有：3.3.2.常用逻辑门符号常用逻辑门符号计计 算算 机机 组组 成成 原原 理理 第第 3 章章计计 算算 机机 组组 成成 原原 理理 第第 3 章章基本门电路的真值表基本门电路的真值表 计计 算算 机机 组组 成成 原
9、原 理理 第第 3 章章 二进制的运算规则二进制的运算规则 加法规则、减法规则加法规则、减法规则、乘法规则、除法规则、乘法规则、除法规则 补码表示法使同一个电路既可以用于无符号数相加，又可用补码表示法使同一个电路既可以用于无符号数相加，又可用 于有符号数相加；于有符号数相加；利用补码运算能使减法转为加法，因此目前绝大多数计算机利用补码运算能使减法转为加法，因此目前绝大多数计算机 都采用补码表示法来进行加减运算。都采用补码表示法来进行加减运算。3.2 定点数的加、减法运算和定点数的加、减法运算和 加、减法电路的加、减法电路的 实现实现计计 算算 机机 组组 成成 原原 理理 第第 3 章章 设：
10、设：X补补=Xs.X1X2Xn-1Xn ，Y补补=Ys.Y1Y2Yn-1Yn 为两个为两个n1位补码表示的二进制小数，位补码表示的二进制小数，Xs、Ys为两数的符号位，为两数的符号位，在补码加减运算中同数据位一起参与运算在补码加减运算中同数据位一起参与运算。（1）补码的加法运算规则）补码的加法运算规则X+Y补补=X补补+Y补补 （X+Y 在在n+1位补码表示的数值范围）位补码表示的数值范围）要分要分4种情况：种情况：X0、Y0；X 0、Y0；X0、Y 0；X 0,Y 0 ，证明该公式的正确性证明该公式的正确性 例：例：证明证明当当 X 0,Y0 时，时，该公式的正确性该公式的正确性。证明：证明
11、：X补补=M+X ，Y补补M+Y，则则 X补补Y补补=M+XM+Y =M+（M+X+Y）=1.补码的加减运算规则补码的加减运算规则M+XY补补=XY补补计计 算算 机机 组组 成成 原原 理理 第第 3 章章 解解:补补0 01011,1011,补补1 100100010 补补 0 0 1 0 1 11 0 1 1 补补 1 1 0 0 1 00 0 1 0 补补 1 1 1 1 0 1 1 1 0 1 （2）补码的减法运算规则）补码的减法运算规则 补补补补补补补补补补 （X+Y 在在n+1位补位补 码表示的数值范围）码表示的数值范围）求求补补的法则是：对的法则是：对补补包括符号位包括符号位“
12、求反且最末位加求反且最末位加1”,即即 可得到可得到补补，将这种运算称为求补。则运算表达式为：，将这种运算称为求补。则运算表达式为：例例 1011,-1110,求求。所以所以 -0011补补 补补求补求补计计 算算 机机 组组 成成 原原 理理 第第 3 章章 解：解：补补0.1101，补补0.0110，例例 0.1101,0.0110,求求。所以所以0.0111丢弃丢弃 补补 0.1 1 0 1 补补 1.1 0 1 0 补补 1 0.0 1 1 1补补1.1010计计 算算 机机 组组 成成 原原 理理 第第 3 章章两个定点数经过加减运算后，其结果（和或差）超过了定点数两个定点数经过加减
13、运算后，其结果（和或差）超过了定点数 的表示范围，就会发生溢出，从而导至运算结果出错，因此在加的表示范围，就会发生溢出，从而导至运算结果出错，因此在加 减运算后减运算后。例例1 设设 X=11D=1011B，Y=7D=111B ，用补码加法求，用补码加法求X+Y。两正数相加结果为两正数相加结果为-14D，显然是错误的。，显然是错误的。Y因为真值因为真值X+Y超过超过 -16+15 的范围，产生了溢出的范围，产生了溢出。X补补=0 1011，Y补补=0 0111 0 1 0 1 1 X补补 +0 0 1 1 1 Y补补 X+Y补补=1 0010 ，X+Y=-1110B=-14D 1 0 0 1
14、0 X+Y补补 2.加减运算中溢出的判别加减运算中溢出的判别计计 算算 机机 组组 成成 原原 理理 第第 3 章章 两个同符号数相加，若和数符号与原数符号不同，则表示两个同符号数相加，若和数符号与原数符号不同，则表示 发生溢出；发生溢出；两个异符号数相减，若差数符号与减数符号相同，则亦表两个异符号数相减，若差数符号与减数符号相同，则亦表 示发生溢出。示发生溢出。两异符号数相加或两同符号数相减是不会发生溢出的。两异符号数相加或两同符号数相减是不会发生溢出的。判别溢出的常用方法有三种：判别溢出的常用方法有三种：溢出标志逻辑表达式：溢出标志逻辑表达式：V=Xs Ys(XY)s XsYs(XY)s
15、Xs Ys(XY)s Xs Ys(XY)s 符号比较法符号比较法计计 算算 机机 组组 成成 原原 理理 第第 3 章章 解：解：X+Y补补=X补补+Y补补=1.0011+1.0101 =1 0.1000 (自动丢弃自动丢弃)例例3-1：X补补=1.0011，Y补补=1.0101，判断加法有否溢出。，判断加法有否溢出。因因“和数和数”的符号位（的符号位（“0”）与加数、被加数的符号位）与加数、被加数的符号位（“1”）相相 异异，发生溢出发生溢出。例例3-2：X补补=0.1010，Y补补=1.1001，判断减法有否，判断减法有否 溢出。溢出。X-Y补补=X补补+-Y补补=0.1010+0.011
16、1=1.0001 解：解：-Y补补=Y补补求补求补=0.0111 因因“差数差数”的符号位（的符号位（“1”）与）与“减数减数”的符号位（的符号位（“1”）相同，相同，发生溢出。发生溢出。=0.1000计计 算算 机机 组组 成成 原原 理理 第第 3 章章 采用这种判别法必须保留加法运算中采用这种判别法必须保留加法运算中“加数加数”和减法运算中和减法运算中“减数减数”的符号，这是可以实现的，因为在加法运算中的符号，这是可以实现的，因为在加法运算中“加数加数”及及“减数减数”一般是保持不变。一般是保持不变。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 最高数值位的进位最高数值位的进
17、位Cin：指数值位的最高位向符号位的进位，：指数值位的最高位向符号位的进位，即加减运算后即加减运算后“和数和数”及及“差数差数”中的符号位的进位输入；中的符号位的进位输入；符号位的进位符号位的进位Cout：指符号位在运算中向高一位的进位，即：指符号位在运算中向高一位的进位，即 加减运算后加减运算后“和数和数”及及“差数差数”中的符号位的进位输出；中的符号位的进位输出；Cin 和和Cout 相异，则有溢出，溢出标志表示为：相异，则有溢出，溢出标志表示为：双进位法双进位法 双符号位法双符号位法 补码中两位符号位补码中两位符号位:Ss1和和Ss2，左边的符号位左边的符号位Ss1叫做真符，代表了该数的
18、符号；叫做真符，代表了该数的符号；采用两位符号位的补码称为变形补码。采用两位符号位的补码称为变形补码。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 双符号位的含义双符号位的含义 对参加运算的数在运算过程中两个符号位对参加运算的数在运算过程中两个符号位Ss1和和Ss2 都作为都作为 数的一部分参加运算，而运算最后结果仍取一个符号位。数的一部分参加运算，而运算最后结果仍取一个符号位。若运算结果若运算结果“和数和数”或或“差数差数”的两个符号位不相同，表示的两个符号位不相同，表示结结 果有溢出。果有溢出。Ss1Ss2=01 结果正溢结果正溢（或上溢）（或上溢），表示正数被负数相减，表示正
19、数被负数相减 后所得结果大于计算机所能表示的最大正数或两个正数之和后所得结果大于计算机所能表示的最大正数或两个正数之和 大于计算机所能表示的最大的正数。大于计算机所能表示的最大的正数。Ss1Ss2=00 结果为正数，无溢出结果为正数，无溢出计计 算算 机机 组组 成成 原原 理理 第第 3 章章 Ss1Ss2=10 结果负溢结果负溢（或下溢），表示两个负数之和小或下溢），表示两个负数之和小 于计算机所能表示的最小负数或负数被正数相减后所得结果小于计算机所能表示的最小负数或负数被正数相减后所得结果小 于计算机所能表示的最小负数。于计算机所能表示的最小负数。Ss1Ss2=11 结果为负数，无溢出结
20、果为负数，无溢出 例例 0.1100,0.1000，求求 。两个符号位出现两个符号位出现“10”表示已溢出表示已溢出（下溢出）下溢出）,即结果小于即结果小于 1。解解:补补1 1.0 1 0 0,补补 1 1.1 0 0 0 补补 1 1.0 1 0 0 补补1 1.1 0 0 0 1 0.1 1 0 0计计 算算 机机 组组 成成 原原 理理 第第 3 章章 例例 0.1100,0.1000，求求 。解解:补补 1.0 1 0 0,补补 1.1 0 0 0 补补 1.0 1 0 0 补补 1.1 0 0 0 1 0 0 1 1 0 0 Cout=1，Cin=0 表示已溢出表示已溢出（下溢出）
21、下溢出）,即结果小于即结果小于 1。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 算术逻辑部件算术逻辑部件ALU 是运算器的核心，实现各种整型数据和是运算器的核心，实现各种整型数据和 逻辑型数据的算术运算和逻辑运算功能。逻辑型数据的算术运算和逻辑运算功能。加法器是加法器是ALU中最基本的部件。中最基本的部件。1、半加器、半加器 两个一位二进制数相加，不考虑两个一位二进制数相加，不考虑 低位向本位的进位，称为半加。低位向本位的进位，称为半加。实现半加操作的电路称为半加器。实现半加操作的电路称为半加器。半加器的真值关系半加器的真值关系 输出与输入输出与输入 关系用真值表关系用真值表 表
22、示为：表示为：3.2.2 从半加器到算术逻辑部件从半加器到算术逻辑部件ALU计计 算算 机机 组组 成成 原原 理理 第第 3 章章 根据真值表，输出根据真值表，输出Si、Ci同同Xi、Yi的逻辑关系为：的逻辑关系为：采用一个异或门和一个采用一个异或门和一个 与门与门 的逻辑电路如所示。的逻辑电路如所示。在多位二进制数进行加法在多位二进制数进行加法 运算时，最低位的加法就可采用半运算时，最低位的加法就可采用半 加器电路。加器电路。半加器的实现半加器的实现 Si=Xi Yi Ci=Xi Yi 计计 算算 机机 组组 成成 原原 理理 第第 3 章章考虑低位向本位的进位值的加法器称为全加器考虑低位
23、向本位的进位值的加法器称为全加器。全加器的真值关系输出与输入关系用真值表表示为：全加器的真值关系输出与输入关系用真值表表示为：2.全加器全加器计计 算算 机机 组组 成成 原原 理理 第第 3 章章全加器的实现全加器的实现 从表从表 可见：可见：Ci-1=+Ci-1（Xi Yi）=Xi Yi+Xi Ci-1+Yi Ci-1=Ci-1（Xi Yi）+Xi Yi=Ci-1 Xi Yi计计 算算 机机 组组 成成 原原 理理 第第 3 章章 在多位二进制数加法运算时，除最低位外，其余各位都必在多位二进制数加法运算时，除最低位外，其余各位都必 须采用全加器电路。须采用全加器电路。采用采用2个异或门、个
24、异或门、2个与门和个与门和1个或门的逻辑电路如所示。个或门的逻辑电路如所示。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 （1）串行进位的并行加法器）串行进位的并行加法器 将将n个全加器串接构成一个个全加器串接构成一个n位并行加法器；位并行加法器；当两个当两个n位数的相加时，位数的相加时，n位数据的各位同时运算，每位数据的各位同时运算，每 一级的进位输入直接依赖前一级的进位输出，进位信号逐一级的进位输入直接依赖前一级的进位输出，进位信号逐 级形成的，因此这种加法器称为级形成的，因此这种加法器称为“串行进位的并行加法串行进位的并行加法 器器”。或称。或称“行波进位加法器行波进位加法器
25、”。串行进位的并行加法器原理图串行进位的并行加法器原理图 3.并行加法器并行加法器计计 算算 机机 组组 成成 原原 理理 第第 3 章章 计计 算算 机机 组组 成成 原原 理理 第第 3 章章 串行进位的串行进位的n位并行加法器的总延迟时间较长且与字长成正比；位并行加法器的总延迟时间较长且与字长成正比；设一级设一级“与门与门”、“或门或门”的延迟时间为的延迟时间为，每一级全加器每一级全加器中从中从Ci-1Ci经过经过2个基本门电路的进位延个基本门电路的进位延 迟时间为迟时间为，在在n位并行加法器中从位并行加法器中从C0Cn的总延迟时间为的总延迟时间为。为提高加法器的速度，要求减少进位延迟时
26、间，为此引为提高加法器的速度，要求减少进位延迟时间，为此引 入了入了“先行进位先行进位”的概念和快速进位。其特点是的概念和快速进位。其特点是n级加法器各级加法器各 级进位信号同时形成，故又称为级进位信号同时形成，故又称为“并行进位并行进位”或或“同时进位同时进位”。（2）先行进位的并行加法器先行进位的并行加法器 总延迟时间总延迟时间计计 算算 机机 组组 成成 原原 理理 第第 3 章章 全加器的进位表达式为：全加器的进位表达式为：Ci=Xi Yi +（Xi Yi）Ci-1 Xi Yi 取决于本位参于运算的两个数，而与取决于本位参于运算的两个数，而与Ci-1（低位进位）（低位进位）无关。是本位
27、运算产生的进位，当无关。是本位运算产生的进位，当Xi与与Yi同时为同时为1必产生向高必产生向高 一位的进位；一位的进位；进位生成函数和进位传送函数进位生成函数和进位传送函数 定义定义Xi Yi为为“”，以，以i表示：表示：i=Xi Yi 计计 算算 机机 组组 成成 原原 理理 第第 3 章章 （Xi Yi）Ci-1表示进位值与本位参于运算的两个数以及表示进位值与本位参于运算的两个数以及 低位的进位值低位的进位值Ci-1有关。当有关。当Ci-1为为“1”时，必需时，必需（Xi Yi）=1 ，才能产生向高位的进位。才能产生向高位的进位。定义定义（Xi Yi）为为“”，以以i表示：表示：Pi=（X
28、i Yi）于是全加器的进位表达式可表示为：于是全加器的进位表达式可表示为：Ci=Gi+PiCi-1 由此，由此，n级并行加法器中各级的进位信号表达式为级并行加法器中各级的进位信号表达式为:计计 算算 机机 组组 成成 原原 理理 第第 3 章章 以以Gi及及Pi表达式代入得：表达式代入得：计计 算算 机机 组组 成成 原原 理理 第第 3 章章 从上述的进位信号表表达式可见：从上述的进位信号表表达式可见：第第i位的进位位的进位Ci仅由仅由G1、G2、Gi，P1、P2、Pi以及以及 最低进位最低进位C0决定，而与决定，而与C1Ci-1无关，因此各级进位输无关，因此各级进位输 出可以同时产生。出可
29、以同时产生。若不计若不计Pi、Gi的形成时间，从的形成时间，从C0Ci的延迟时间为的延迟时间为。n位并行加法器中位并行加法器中Cn的形成电路可根据的形成电路可根据Cn逻辑表达式构成。逻辑表达式构成。4位先行进位并行加法器的并行进位链电路图如下图，称为位先行进位并行加法器的并行进位链电路图如下图，称为 4位先行进位电路位先行进位电路CLA。先行进位的并行加法器先行进位的并行加法器计计 算算 机机 组组 成成 原原 理理 第第 3 章章4位先行进位并行加法器的并行进位链位先行进位并行加法器的并行进位链计计 算算 机机 组组 成成 原原 理理 第第 3 章章 将将4 4位先行进位电路位先行进位电路C
30、LACLA同同4 4位求和电路（包含进位生成位求和电路（包含进位生成/进进 位传送电路）结合可得到位传送电路）结合可得到4 4位位CLACLA加法器如图所示。加法器如图所示。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 用用4个个4位位CLA加法器电路可构成加法器电路可构成16位单级先行进位位单级先行进位加法器，如下图所示。加法器，如下图所示。16位单级先行进位加法器位单级先行进位加法器计计 算算 机机 组组 成成 原原 理理 第第 3 章章 利用补码加减法公式利用补码加减法公式 X+Y补补=X补补+Y补补=Xn-1 Xn-2X1X0+Yn-1 Yn-2 Y1Y0=Xn-1 Xn-
31、2X1X0 +Yn-1Yn-2 Y1Y0+1 Yn-1 Yn-2 Y1Y0 =111 11 Yn-1 Yn-2 Y1Y0 X Y补补=X补补 Y补补=X补补+-Y补补n 用一套加法器电路可以完成用一套加法器电路可以完成X+Y补补和和X-Y补补，在进行加法，在进行加法 运算时运算时Y用原值，在实现减法运算时，对用原值，在实现减法运算时，对-Y补补求一次补，即得求一次补，即得 到到-Y补补，然后同然后同 X补补作加法操作。作加法操作。4.加减法部件加减法部件ASU（行波进位的补码加（行波进位的补码加/减法器）减法器）计计 算算 机机 组组 成成 原原 理理 第第 3 章章 电路中求补操作通过在输入
32、端加电路中求补操作通过在输入端加个异或门和个异或门和1操作，加操作，加1操作操作 可在最低位上可在最低位上 置进位输入为置进位输入为1来实现。具体线路如图所示。来实现。具体线路如图所示。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 当当M=1时，时，Yn-1Y0 为为Yn-1Y0的反再加的反再加1变为变为-Y的的 补码，同补码，同X补补进行加法运算。进行加法运算。可以方框图表示：可以方框图表示：方式控制信号方式控制信号M控制加减操作：控制加减操作：当当M=0 时，时，Yn-1 Y0 =Yn-1Y0，n个全加器将两个个全加器将两个n位位 二进制数二进制数X、Y进行加法运算；进行加法运
33、算；计计 算算 机机 组组 成成 原原 理理 第第 3 章章 十进制数据在计算机中一般采用十进制数据在计算机中一般采用BCD码的形式，即二进制码的形式，即二进制编码的十进制数，用编码的十进制数，用4位二进制数位二进制数00001001表示表示1位十进制位十进制数数09。要使计算机还能进行十进制数据的运算，要了解要使计算机还能进行十进制数据的运算，要了解BCD码加码加法减法的运算规则。法减法的运算规则。5.BCD码（十进制）加法器码（十进制）加法器 （1）BCD码运算码运算BCD码的加法（二码的加法（二十进制数加法）十进制数加法）被加数、加数用被加数、加数用BCD码表示，做加法时按二进制加法规码
34、表示，做加法时按二进制加法规 则进行，则进行，要求相加后的和也为要求相加后的和也为BCD码数。码数。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 （0 0 1 1 0 1 0 1）BCD +（0 1 0 0 0 0 1 0）BCD （0 1 1 1 0 1 1 1 ）BCD =77 10 例例1 采用采用BCD码加法完成十进制数码加法完成十进制数 X=35，Y=42的相加。的相加。(35)10=(0011 0101)BCD (42)10=(0100 0010)BCD计计 算算 机机 组组 成成 原原 理理 第第 3 章章 （0 0 1 0 1 0 0 0）BCD +（0 0 1 1
35、 0 1 1 0）BCD 例例2 采用采用BCD码加法完成十进制数码加法完成十进制数 X=28 ，Y=36的相加。的相加。(28)10=(0010 1000)BCD (36)10=(0011 0110)BCD+1 1 0 0 1 0 1 1 1 1 0 非法码非法码 （0 1 1 0 0 1 0 0）BCD =64 10 计计 算算 机机 组组 成成 原原 理理 第第 3 章章 例例3 3 采用采用BCDBCD码加法完成十进制数码加法完成十进制数 X=28 ，Y=69的相加。的相加。(28)10=(0010 1000)BCD (69)10=(0110 1001)BCD （0 0 1 0 1 0
36、 0 0）BCD +（0 1 1 0 1 0 0 1）BCD 1 BCDBCD码加法中，被加数的码加法中，被加数的4 4位二进制数和加数的位二进制数和加数的4 4位二进制数位二进制数 相加和相加和 9(1001)或向高或向高4 4位位有进位有进位则对应则对应4 4位数要加位数要加6(0110)进行修正。进行修正。（1 0 0 1 0 1 1 1）BCD =97 10 1 0 0 1 0 0 0 1 +1 1 0计计 算算 机机 组组 成成 原原 理理 第第 3 章章 BCDBCD码的减法码的减法（二（二十进制数减法）十进制数减法）减数、被减数用减数、被减数用BCDBCD码表示，做减法时按二进制
37、减法规则码表示，做减法时按二进制减法规则进进 行，要求相减后的差也为行，要求相减后的差也为BCDBCD码表示的数。码表示的数。例例2 采用采用BCD码减法完成十进制数码减法完成十进制数 X=41 ，Y=29的减法的减法。(41)10=(0100 0001)BCD (29)10=(0010 1001)BCD （0 1 0 0 0 0 0 1）BCD -（0 0 1 0 1 0 0 1）BCD 0 0 0 1 1 0 0 0 -1 1 0 （0 0 0 1 0 0 1 0）BCD =12 10 BCDBCD码减法中，减数的码减法中，减数的4 4位二进制数减去被减数的位二进制数减去被减数的4 4位二
38、进制数位二进制数 时时有借位，有借位，则对应则对应4 4位数要减位数要减 6（0110）进行修正进行修正 。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 （2）BCD码（十进制）加法器码（十进制）加法器 BCD码加法器应由码加法器应由2部分电路组成：部分电路组成：FA3、FA2、FA1和和FA0组成的组成的4位二进制数加法器；位二进制数加法器；FA3 、FA2和和FA1 以及一个或门，以及一个或门，2个与门组成的加个与门组成的加6修正修正电电 路；路；加加6的条件：的条件：当当C3=1 或或 S3S2 =11 或或 S3S1=11时，时，修正电路中修正电路中FA2和和FA1输入输入
39、1，即：，即：S3 S2 S1 S0=S3S2S1S0+0110 得到加得到加6修正。修正。计计 算算 机机 组组 成成 原原 理理 第第 3 章章计计 算算 机机 组组 成成 原原 理理 第第 3 章章 6.算术逻辑部件算术逻辑部件ALU 算术逻辑部件算术逻辑部件ALU除了完成加、减法等算术运算外，还必须具有逻除了完成加、减法等算术运算外，还必须具有逻辑运算功能，可采用如下图所示的电路实现多功能算术辑运算功能，可采用如下图所示的电路实现多功能算术/逻辑部件。逻辑部件。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 选择器选择器A是一种二选一电路，由控制信号是一种二选一电路，由控制信
40、号M控制；控制；选择器选择器B是一种八选一电路，由三位控制信号是一种八选一电路，由三位控制信号S2S1S0控制，控制输出信控制，控制输出信 号号Z来自哪种运算的结果。来自哪种运算的结果。点划线框点划线框内为与图内为与图3-7框图相似的一位加法框图相似的一位加法/减法电路减法电路ASU，可实现补码的，可实现补码的 加法和减法操作；加法和减法操作；非门和与门、或门、异或门的作用相同，分别实现非门和与门、或门、异或门的作用相同，分别实现7种常用的逻辑操作；种常用的逻辑操作；ALU功能如表所示。功能如表所示。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 分析分析 M=1 ，S2S1S0=0
41、10 Z=XY M=0 ，S2S1S0=101 Z=XY M=1 ，S2S1S0=111 Z=X Y计计 算算 机机 组组 成成 原原 理理 第第 3 章章 用用1位位ALU电路构成电路构成n位行波进位的位行波进位的ALU电路：电路：计计 算算 机机 组组 成成 原原 理理 第第 3 章章 7.4位二进制算术逻辑部件位二进制算术逻辑部件74181 典型典型4位位ALU芯片，有正逻辑和负逻辑两种方式，负逻辑和正芯片，有正逻辑和负逻辑两种方式，负逻辑和正 逻辑的逻辑的74181芯片方框图如图所示。芯片方框图如图所示。计计 算算 机机 组组 成成 原原 理理 第第 3 章章 74181能执行能执行1
42、6种算术运算和种算术运算和16种逻辑运算。基本结构为种逻辑运算。基本结构为4个一位个一位ALU电路和四位一组先行进位链电路组合而成。电路和四位一组先行进位链电路组合而成。74181ALU的负逻辑电路图如下所示。的负逻辑电路图如下所示。、位位2个个4位操作数；位操作数；位位4位目的操作数位目的操作数；为低位向本位进位输入；为低位向本位进位输入；为本位向高位的进位输出；为本位向高位的进位输出；为工作方式选择信号，有为工作方式选择信号，有16种运算方式；种运算方式；“”指示两个操作数是否相等指示两个操作数是否相等 、为两个本组先行进位输出端为两个本组先行进位输出端 为算术、逻辑运算控制信号：为算术、
43、逻辑运算控制信号：计计 算算 机机 组组 成成 原原 理理 第第 3 章章计计 算算 机机 组组 成成 原原 理理 第第 3 章章 M控制控制ALU的运算方式：算术运算还是逻辑运算。的运算方式：算术运算还是逻辑运算。M=0时时，输出结果，输出结果Fi与本位操作数与本位操作数Xi、Yi有关，而且与向本位的有关，而且与向本位的 进位值进位值Cn有关，因此，有关，因此，ALU进行进行算术运算算术运算。M=1时时，置，置Cn=0，运算结果运算结果Fi仅与本位操作数仅与本位操作数Xi、Yi有关，因有关，因 此此ALU进行进行逻辑运算逻辑运算。算术、逻辑运算的实现算术、逻辑运算的实现 74181ALU的的
44、16种算术、逻辑运算功能与种算术、逻辑运算功能与的值的值 有关，功能表如下。表中，有关，功能表如下。表中，“+”表示逻辑或表示逻辑或，“加加”、“减减”表示算表示算术术 加、减。加、减。注意：注意：表中所描述的正逻辑操作方式的一组算术运算和逻辑运与负逻表中所描述的正逻辑操作方式的一组算术运算和逻辑运与负逻 辑操作数方式的一组算术运算和逻辑运算是等效的。该器件辑操作数方式的一组算术运算和逻辑运算是等效的。该器件 把逻辑输入信号都反相所产生的功能，亦在此集合中。把逻辑输入信号都反相所产生的功能，亦在此集合中。计计 算算 机机 组组 成成 原原 理理 第第 3 章章计计 算算 机机 组组 成成 原原
45、 理理 第第 3 章章 分析分析 M=1，S3S2S1S0=0000 F=A M=1，S3S2S1S0=0100 F=A+B W0 Z0计计 算算 机机 组组 成成 原原 理理 第第 3 章章 74181芯片内芯片内4位之间是并行进位，构成位之间是并行进位，构成4位以上的位以上的ALU要多片组合，要多片组合，若若片与片之间采用串行进位片与片之间采用串行进位，只要把低位芯片的，只要把低位芯片的Cn+4与高位芯片与高位芯片 的的Cn相连即可。实现组内并行，组间串行。相连即可。实现组内并行，组间串行。多片芯片的组合多片芯片的组合 若若片与片之间采用并行进位片与片之间采用并行进位，要采用进位链电路和，
46、要采用进位链电路和74181芯片组芯片组 合，实现组内并行，组间并行，提高运算速度。合，实现组内并行，组间并行，提高运算速度。74182芯片是先行进位部件。芯片是先行进位部件。74182。112_P_P3_G0_P2_P1_P0_G1_G2_G3_GCnCn+xCn+yCn+z。2。11131079345615 14计计 算算 机机 组组 成成 原原 理理 第第 3 章章 采用采用4片片74181和和1片片74182组成组成16位并行进位的位并行进位的 ALU的硬件图为：的硬件图为：计计 算算 机机 组组 成成 原原 理理 第第 3 章章3.3.13.3.1 定点数的乘法运算和乘法电路的实现定
47、点数的乘法运算和乘法电路的实现3.3 3.3 定点数的乘、除法运算和乘、除法电路定点数的乘、除法运算和乘、除法电路 的实现的实现 1.原码一位乘法原码一位乘法 原码乘法实际上是两个正数相乘的方法；原码乘法实际上是两个正数相乘的方法；原码表示的两数相乘，乘积的符号位为相乘两数符号位的按原码表示的两数相乘，乘积的符号位为相乘两数符号位的按 位加之和（即异或）位加之和（即异或），数值部分为两数绝对值之积；，数值部分为两数绝对值之积；设被乘数为设被乘数为X X、乘数为、乘数为Y Y；用原码表示为：；用原码表示为：被乘数被乘数X原原 =Xs.X1X2Xn-1Xn 乘数乘数 Y原原 =Ys.Y1Y2Yn-
48、1Yn计计 算算 机机 组组 成成 原原 理理 第第 3 章章 原码一位乘法的计算机实现原码一位乘法的计算机实现 计算机中实现乘法运算的方法是计算机中实现乘法运算的方法是移位移位和和相加相加；“一位乘法一位乘法”运算是根据乘数运算是根据乘数Y的每一位的每一位Yi(i=n，n-1，2，1）的取值是）的取值是“0”还是还是“1”来决定对上次部分积作什么来决定对上次部分积作什么运运 算，若算，若Yi为为“1”则在部分积上则在部分积上加被乘数加被乘数；若为；若为“0”则则加加“0”。每次获得新的部分积后，每次获得新的部分积后，右移一位右移一位，直到乘数，直到乘数Y的最高位的最高位Y1。两个两个n位数相
49、乘，只需要（位数相乘，只需要（n+1）位全加器，运算结果最）位全加器，运算结果最 多为多为2n位。位。乘积乘积 Z 原原=XY原原=（X s Y s）+（0.X1X2 Xn-1Xn)(0.Y1Y2 Yn-1Yn)原码乘法的表达式为：原码乘法的表达式为：计计 算算 机机 组组 成成 原原 理理 第第 3 章章 原码一位乘法运算规则及过程如下：原码一位乘法运算规则及过程如下：X=0.X1X2Xn-1Xn Y=0.Y1Y2Yn-1Yn N位部分积的初值为全位部分积的初值为全“0”；（2）以乘数）以乘数Y的最低位的最低位Yn作为判断位。作为判断位。若若Yn=1，原部分积之和，原部分积之和 被乘数得新部
50、分积之和；被乘数得新部分积之和；Yn=0，原部分积之和，原部分积之和 0（即不加）得新部分积之和；（即不加）得新部分积之和；（3）新部分积之和同乘数新部分积之和同乘数Y一起一起右移一位右移一位；（4）依次检查依次检查Yn-1、Yn-2Y1，重复上二步操作重复上二步操作，最终得乘积，最终得乘积 Z=XY的绝对值；的绝对值；计计 算算 机机 组组 成成 原原 理理 第第 3 章章 （5）符号位符号位 Zs=Xs Ys和乘积和乘积Z 结合结合得得ZsZ1Z2Z2n-1Z2n为为 XY原原 例例3-7 设设X原原=0.1011，Y原原=0.1101,求求X Y原原=Z原原。解：按乘法规则，符号位解：按
