1、第五章 存储器及存储器子系统 本章主要介绍：本章主要介绍：存储器的分类、技术指标、组成及层次结构存储器的分类、技术指标、组成及层次结构静态存储器（静态存储器（SRAM）只读存储器只读存储器（ROM，EPROM，E2PROM，FLASH）动态存储器（动态存储器（DRAM)存储器的接口设计存储器的接口设计第一节 存储器概述 本节基本知识本节基本知识 由于由于CPU的速度不断提高，处理的信息量不断增的速度不断提高，处理的信息量不断增大，要求存储器提高存取速度，改进存取方式。大，要求存储器提高存取速度，改进存取方式。存储器技术指标存储器技术指标存储器分类与性能存储器分类与性能内存的基本组成内存的基本组
2、成存储系统的层次结构存储系统的层次结构一、存储器的主要技术指标一、存储器的主要技术指标 1、存储容量、存储容量 指它可存储的信息的字节数或比特数，通常用存指它可存储的信息的字节数或比特数，通常用存 储字数（单元数）储字数（单元数）存储字长（每单元的比特数）存储字长（每单元的比特数）表示。表示。例如：例如：1Mb=1M 1bit=128k 8bit=256k 4bit=1M位位 1MB=1M 8bit=1M字节字节 一、存储器的主要技术指标（续）一、存储器的主要技术指标（续）2、存取速度（可用多项指标比表示）、存取速度（可用多项指标比表示）（1）存取时间（访问时间）存取时间（访问时间）TA 从存
3、储器接收到读从存储器接收到读/写命令到信息被读出或写入完成写命令到信息被读出或写入完成所需的时间（决定于存储介质的物理特性和寻址部件的所需的时间（决定于存储介质的物理特性和寻址部件的结构）。结构）。例如：例如：ROM存取时间通常为几百存取时间通常为几百 ns；RAM存取时间通常为几十存取时间通常为几十 ns 到一百多到一百多 ns；双极性双极性RAM存取时间通常为存取时间通常为1020 ns。一、存储器的主要技术指标（续）一、存储器的主要技术指标（续）（2）存取周期）存取周期 TM 指在存储器连续读指在存储器连续读/写过程中一次完整的存取操作写过程中一次完整的存取操作所需的时间或者说是所需的时
4、间或者说是CPU连续两次访问存储器的最小连续两次访问存储器的最小时间间隔。时间间隔。（有些存储器在完成读（有些存储器在完成读/写操作后还有一些附加动作写操作后还有一些附加动作 时间或恢复时间，例如刷新或重写时。）时间或恢复时间，例如刷新或重写时。）TM略大于略大于TA。一、存储器的主要技术指标（续）一、存储器的主要技术指标（续）（3）数据传送速率（频宽）数据传送速率（频宽）BM 单位时间内能够传送的信息量。若系统的总线宽单位时间内能够传送的信息量。若系统的总线宽度为度为W，则，则BM=W/TM（b/s）例如：若例如：若W=32位，位，TM=100ns，则，则 BM=32bit/10010-9s
5、=32010+6=320Mbit/s =40MB/s 若若TM=40ns，则，则BM=100MB/s（PCI的的TM=30ns）早期的早期的PC机：总线为机：总线为8位，位，TM=250ns BM=8bit/25010-9=4MB/s 一、存储器的主要技术指标（续）一、存储器的主要技术指标（续）3、体积与功耗、体积与功耗 （嵌入式系统或便携式微机中尤为重要）（嵌入式系统或便携式微机中尤为重要）4、可靠性、可靠性 平均故障间隔时间（平均故障间隔时间（MTBF），即两次故障之间），即两次故障之间的的平均时间间隔。平均时间间隔。EPROM重写次数在数千到重写次数在数千到10万次之间；万次之间；ROM
6、数据保存时限是数据保存时限是20年到年到100多年。多年。二、存储器的分类与性能二、存储器的分类与性能1、内存储器、内存储器 也称主存储器，但有了也称主存储器，但有了Cache后，内存包括主存与后，内存包括主存与Cache。其速度快，价格贵，容量有限。它包括：。其速度快，价格贵，容量有限。它包括：（1）磁性存储器）磁性存储器 磁泡存储器和磁芯存储器，信息不易丢失，但容量磁泡存储器和磁芯存储器，信息不易丢失，但容量小，体积大。小，体积大。（2）半导体存储器）半导体存储器 双极性存储器：速度快，功耗大，价格贵，容量双极性存储器：速度快，功耗大，价格贵，容量小。适宜作小。适宜作Cache、队列等；、
7、队列等；二、存储器的分类与性能（续）二、存储器的分类与性能（续）MOS存储器：速度稍慢，集成度高，功耗小，价格便宜。存储器：速度稍慢，集成度高，功耗小，价格便宜。a、只读存储器、只读存储器 ROM：掩膜：掩膜ROM，厂家制造时已编程，用户不可编程，厂家制造时已编程，用户不可编程，不易挥发。不易挥发。PROM：用户可一次编程（：用户可一次编程（OTP）。不可擦除。）。不可擦除。EPROM：UV-EPROM，紫外线擦除可编程，紫外线擦除可编程ROM。E2PROM：电可擦除可编程：电可擦除可编程ROM。b、RAM存储器（随机存取存储器，又称随机读存储器（随机存取存储器，又称随机读/写存储器，写存储器
8、，易挥发）易挥发）SRAM：静态存储器，掉电后，信息丢失：静态存储器，掉电后，信息丢失-挥发。挥发。DRAM：动态存储器，即使不掉电，信息也会丢失，需要：动态存储器，即使不掉电，信息也会丢失，需要 定时刷新。定时刷新。二、存储器的分类与性能（续）二、存储器的分类与性能（续）2、外存储器、外存储器 外存储器又称海存，容量大，价格低，不易挥发，外存储器又称海存，容量大，价格低，不易挥发，但存取速度慢。外存有：但存取速度慢。外存有：磁表面存储器：磁鼓，磁盘（硬盘、软盘）磁表面存储器：磁鼓，磁盘（硬盘、软盘）光存储器：光存储器：CD-ROM,DVD-ROM,CD-R,WR-CD 半导体存储器：半导体存
9、储器：Flash存储器（闪存盘，闪存条，存储器（闪存盘，闪存条，U盘。盘。三、内存的基本组成三、内存的基本组成 各种内存的内部结构各异，但从宏观上看，通常各种内存的内部结构各异，但从宏观上看，通常都有以下几个部分：存储体，地址译码，读都有以下几个部分：存储体，地址译码，读/写电路。写电路。1、存储体、存储体 存储二进制信息的矩阵，由多个基本存储单元组存储二进制信息的矩阵，由多个基本存储单元组成，每个存储单元可有成，每个存储单元可有0与与1两种状态，即存储两种状态，即存储1bit信信息。息。2、地址译码部件、地址译码部件 地址线通过译码器选中相应的存储单元中的所有地址线通过译码器选中相应的存储单
10、元中的所有基本单元。地址线条数基本单元。地址线条数n=log2N（N为存储单元数）。为存储单元数）。即：即：N=2n，若，若n=16，N=2n=65536 三、内存的基本组成（续）三、内存的基本组成（续）3、读、读/写电路写电路 读读/写电路由读出放大器、写电路由读出放大器、写入电路和读写入电路和读/写控制电路构写控制电路构成，通过数据线与成，通过数据线与CPU内的内的数据寄存器相连。数据寄存器相连。内存的基本组成框图如右图：内存的基本组成框图如右图：MARMDRCPU地地址址线线控控制制线线数数据据线线地地址址译译码码存存储储体体读读写写电电路路内内存存芯芯片片图图5 5.1 1 内内存存的
11、的基基本本组组成成 四、存储系统的层次结构四、存储系统的层次结构 为了解决存储器速度与价格之间的矛盾，出现了为了解决存储器速度与价格之间的矛盾，出现了存储器的层次结构。存储器的层次结构。1、程序的局部性原理、程序的局部性原理 在某一段时间内，在某一段时间内，CPU频繁访问某一局部的存储频繁访问某一局部的存储器区域，而对此范围外的地址则较少访问的现象就是器区域，而对此范围外的地址则较少访问的现象就是程序的局部性原理。程序的局部性原理。层次结构是基于程序的局部性原理的。对大量典层次结构是基于程序的局部性原理的。对大量典型程序运行情况的统计分析得出的结论是：型程序运行情况的统计分析得出的结论是：CP
12、U对某对某些地址的访问在短时间间隔内出现集中分布的倾向。些地址的访问在短时间间隔内出现集中分布的倾向。这有利于对存储器实现层次结构。这有利于对存储器实现层次结构。四、存储系统的层次结构（续）四、存储系统的层次结构（续）2、多级存储体系的组成、多级存储体系的组成 目前，大多采用三级存储结构。目前，大多采用三级存储结构。即：即：Cache-主存主存-辅存，如下图：辅存，如下图：CPU高高速速缓缓存存主存主存 辅存辅存辅助硬件辅助硬件辅助硬、辅助硬、软件软件四、存储系统的层次结构（续）四、存储系统的层次结构（续）Cache引入主要解决存取速度，外存引入主要解决引入主要解决存取速度，外存引入主要解决容
13、量要求。容量要求。CPU内的寄存器、内的寄存器、Cache、主存、外存都可以存储、主存、外存都可以存储信息，它们各有自己的特点和用途。它们的容量从小信息，它们各有自己的特点和用途。它们的容量从小到大，而存取速度是从快到慢，价格与功耗从高到低。到大，而存取速度是从快到慢，价格与功耗从高到低。Cache又分为指令又分为指令Cache和数据和数据Cache。四、存储系统的层次结构（续）四、存储系统的层次结构（续）3、多级存储系统的性能、多级存储系统的性能 考虑由考虑由Cache和主存构成的两级存储系统，其性能和主存构成的两级存储系统，其性能主要取决于主要取决于Cache和贮存的存取周期以及访问它们的
14、和贮存的存取周期以及访问它们的次数。（存取周期为次数。（存取周期为:Tc,Tm;访问次数为访问次数为:Nc,Nm）Cache（NC,TC）主存主存（Nm,Tm)（1）Cache的命中率的命中率 H=Nc (Nc+Nm)（2）CPU访存的平均时间访存的平均时间 Ta=H Tc+(1-H)Tm 四、存储系统的层次结构（续）四、存储系统的层次结构（续）Cache-主存系统的效率主存系统的效率 e=Tc/Ta =1 H+(1-H)Tm/Tc根据统计分析：根据统计分析：Cache的命中率可以达到的命中率可以达到90%98%当当Cache的容量为：的容量为：32KB时，命中率为时，命中率为86%64KB时
15、，命中率为时，命中率为92%128KB时，命中率为时，命中率为95%256KB时，命中率为时，命中率为98%第二节 半导体静态存储器一、一、SRAMSRAM与各种类型的与各种类型的ROM都属于半导体静态存储器。都属于半导体静态存储器。一、静态存储器（一、静态存储器（SRAM）1、6管静态存储器单元电路管静态存储器单元电路 电路组成电路组成 工作原理工作原理 列列选选择择线线I/OI/OT1T2T3T4T5T6T7T8+5V D位位线线 D位位线线行行选选择择线线XQQ图图5.4 6管SRAM的的基基本本存存储储单单元元 一、一、SRAM 6管管SRAM单元电路工作原理单元电路工作原理 当当Q=
16、1,T2导通，导通，Q=0,T1截止。截止。同样，同样，T1导通，导通，T2截止。截止。T1、T2构成双稳态触发器，存储构成双稳态触发器，存储0与与1。T3、T4为负载管，为触发器补充电荷。为负载管，为触发器补充电荷。T5、T6为门控管，与数据线为门控管，与数据线Di相连。相连。原理：当行选原理：当行选X=1（高电平），（高电平），T5、T6导通，导通，Q、Q就与就与Di与与Di相连。相连。当这个单元被选中时，相应的列选当这个单元被选中时，相应的列选Y=1，T7、T8导通（它们为一列公用），导通（它们为一列公用），于是，于是，Di,Di 输出。输出。当写入时，写入信号自当写入时，写入信号自Di
17、（或（或Di）输入，此时，）输入，此时，Di=1,Di=0,T5、T6、T7、T8都导通（因为都导通（因为X=1,Y=1）Di T8 T6 Q=1;Di T7 T5 Q=0.一、一、SRAM（续）（续）输入信息存储于输入信息存储于T1、T2之栅极。之栅极。当输入信号、地址选通信号消失后，当输入信号、地址选通信号消失后，T5T8截止，靠截止，靠VCC 与与T3就能保持就能保持F/F=1，所以，不用刷新（即信息不用再生）。，所以，不用刷新（即信息不用再生）。Di与与Di对外只用一条输出端接到外部数据线上，这种存储电对外只用一条输出端接到外部数据线上，这种存储电路读出是非破坏性的。路读出是非破坏性的
18、。一、一、SRAM（续）（续）2、SRAM的引脚信号与读写操作的引脚信号与读写操作 下面是下面是SRAM芯片芯片628128的引脚信号（的引脚信号（128k 8）A16A0WEOECSD7D0 SRAM 628128128k 8A16A0 地址线地址线D7D0 双向数据线双向数据线CS 片选信号片选信号WE 写允许信号写允许信号OE 输出允许信号（读）输出允许信号（读）这种芯片内部位字结构这种芯片内部位字结构（即（即8位数据每位都有）位数据每位都有）二、二、SRAM的内部结构与典型芯片的内部结构与典型芯片 1、内部组成结构、内部组成结构 内部有行、列译码器，存储矩阵，读写控制电路，输入、内部有
19、行、列译码器，存储矩阵，读写控制电路，输入、输出数据缓冲器等组成。输出数据缓冲器等组成。SRAM大多数都采用复合译码方式，而不采用线译码。因大多数都采用复合译码方式，而不采用线译码。因为线性译码对外的引线太多。一般把地址线分为行和列地址分为线性译码对外的引线太多。一般把地址线分为行和列地址分别进行译码（行列地址线数可以对称，也可以不对称）。别进行译码（行列地址线数可以对称，也可以不对称）。存储矩阵即信息存储体，每一位二进制信息需要一个存储矩阵即信息存储体，每一位二进制信息需要一个6管基管基本单元电路，如本单元电路，如2k 8位位=2048 8=16384个这样的单元电路组成存个这样的单元电路组
20、成存储体。储体。读写控制电路主要控制读信号（读写控制电路主要控制读信号（OE）、写信号（）、写信号（WE）及）及片选信号（片选信号（CS）。）。二、二、SRAM的内部结构与典型芯片（续）的内部结构与典型芯片（续）2、典型芯片介绍、典型芯片介绍 SRAM 有有 Intel 6116，6264，62128，62256等。等。下面介绍下面介绍6116。容量为：容量为：16k位位=2k 8bit，因为，因为SRAM内部都是按字节组成的。内部都是按字节组成的。地址线：地址线：11条，条，7条用于行地址，条用于行地址，4条用于列地址。条用于列地址。数据线：数据线：8条，按字节输入、输出。条，按字节输入、输
21、出。存储体：存储体：128 16 8=16384个存储单元。个存储单元。控制线：控制线：3条，条，OE,WE,CS。6116的引脚与内部结构如下图：的引脚与内部结构如下图：二、二、SRAM的内部结构与典型芯片（续）的内部结构与典型芯片（续）A7A6A5A4A3A2A1A0D0D1D2GND123456789101112VccA8A9WEOEA10CSD7D6D5D4D32423222120191817161514136116控制逻辑行译码输入数据控制列I/O列译码128*128存储矩阵A10A4D7D0A3A0CSWEOE图图5 5.1 10 0 6 61 11 16 6的的引引脚脚和和功功能
22、能框框图图第三节 只读存储器（ROM）一、掩膜一、掩膜ROM ROM（Read Only Memory）的特点与种类）的特点与种类 ROM的信息在使用时是不被改变的，即只能读出，不能写的信息在使用时是不被改变的，即只能读出，不能写入，写入是有条件的。故一般只能存放固定程序和常量，如监入，写入是有条件的。故一般只能存放固定程序和常量，如监控程序、控程序、BIOS程序等。程序等。ROM芯片的种类很多，有掩膜芯片的种类很多，有掩膜ROM、可编程可编程ROM（PROM）、可擦除可编程）、可擦除可编程ROM（EPROM）、）、电可擦除可编程电可擦除可编程ROM（EEPROM）等。）等。下面分别予以介绍。
23、下面分别予以介绍。1、掩膜、掩膜ROM 掩膜掩膜ROM是厂家根据用户的要求采用掩膜技术把程序和数是厂家根据用户的要求采用掩膜技术把程序和数据在制作集成电路时就已写入完成。一旦制造完毕，存储器的据在制作集成电路时就已写入完成。一旦制造完毕，存储器的内容就被固定下来，用户不能修改。若要修改，就只能重新设内容就被固定下来，用户不能修改。若要修改，就只能重新设计掩膜。计掩膜。一、掩膜一、掩膜ROM（续）（续）A1A0地址译码器D3D2D1D0Vcc单元0单元1单元2单元3图5.14 掩膜式ROM示意图下图为一个简单的下图为一个简单的4 4位位MOS管管ROM，采用单译，采用单译码结构，两位地址可译出码
24、结构，两位地址可译出4种状态，输出种状态，输出4条选择条选择线，可分别选中线，可分别选中4个单元个单元每个单元有每个单元有4位输出。位输出。若若A1A0=00,则选中则选中0号号单元，输出为单元，输出为1010B.图中的矩阵中，在行列的图中的矩阵中，在行列的交点，有的有管子，输出交点，有的有管子，输出为为0，有的没有，输出为，有的没有，输出为1，这是根据用户提供的，这是根据用户提供的程序对芯片图形（掩膜）程序对芯片图形（掩膜）进行二次光刻所决定的。进行二次光刻所决定的。二、可编程二、可编程ROM（PROM）为了便于用户根据自己的需要确定为了便于用户根据自己的需要确定ROM的内容，有一种可一的内
25、容，有一种可一次编程的次编程的ROM，简称，简称PROM。这种芯片的内部是采用多发射极（这种芯片的内部是采用多发射极（8个）熔丝式个）熔丝式PROM结结构。每一个发射极通过一个熔丝与位线相连，管子工作于射极构。每一个发射极通过一个熔丝与位线相连，管子工作于射极输出器状态。熔丝一旦烧断，不可逆转，所以只能一次编程写输出器状态。熔丝一旦烧断，不可逆转，所以只能一次编程写入。入。下图为这种下图为这种PROM芯片的内部结构。芯片的内部结构。二、可编程二、可编程ROM（PROM）（续）（续）RcRcEcEcA0A0A1A1A2A2A3A3A4A4字字地地址址译译码码32321 13232EcEc读读写写
26、控控制制读读写写控控制制RcRcD7D7D0D0EcEc图5.15 一种32*8熔丝式PROM图5.15 一种32*8熔丝式PROM三、三、UV-EPROMUV-EPROM为可擦除可编程为可擦除可编程的的ROM内部电路结构如图，工作原理内部电路结构如图，工作原理如下：如下：因为悬浮栅因为悬浮栅T3不导通，不导通，当当X=1时，时，T1不导通，而不导通，而T2总导通，总导通，该电路为全该电路为全1输出。输出。当写入时，加当写入时，加12.5V25V高压，高压，D,S被瞬时击穿，会有电子通过被瞬时击穿，会有电子通过绝缘层注入悬浮栅。电压去掉后，绝缘层注入悬浮栅。电压去掉后，电子无处泄漏，硅栅为负，
27、形成电子无处泄漏，硅栅为负，形成导电沟道（导电沟道（P），从而使），从而使EPROM单元导通，输出为单元导通，输出为0，没有击穿的，没有击穿的单元输出仍为单元输出仍为1。P+P+N N 衬衬底底SDSiO2浮浮栅栅（a a）位位线线Vcc位位线线输输出出行行线线浮浮栅栅管管（b b）图图5 5.1 16 6 浮浮栅栅M MO OS S E EP PR RO OM M 存存储储电电路路T T3 3T T1 1T T2 2三、三、UV-EPROM（续）（续）UV-EPROM擦除：擦除：当紫外线照射时，悬浮栅上的电荷会形成光电流当紫外线照射时，悬浮栅上的电荷会形成光电流泄漏掉泄漏掉，即可把信息擦除。
28、输出仍为全，即可把信息擦除。输出仍为全1。（用紫外线照射芯片的石英窗口约（用紫外线照射芯片的石英窗口约10多分钟即可）多分钟即可）O OE EP PG GM MC CE EA A1 12 2A A8 8A A7 7A A0 0D D7 7D D0 0输输 出出 允允 许许编编 程程 逻逻 辑辑Y Y 译译 码码X X 译译 码码输输 出出 缓缓 冲冲Y Y 门门2 25 56 6*2 25 56 6存存 储储 矩矩 阵阵图图 5 5.1 17 7 2 27 76 64 4A A的的 功功 能能 框框 图图 三、三、UV-EPROM（续）（续）介绍介绍EPROM芯片芯片27C040（512k 8
29、）27C040的引脚信号如图。的引脚信号如图。A0A18OECE/PGMVPPD7D027C040512k 8A0A18 地址线地址线D0D7 数据线数据线OE 输出允许（读）输出允许（读）CE/PGM 片选片选/编程脉冲；在读出操作编程脉冲；在读出操作时是片选信号；在编程时是编程脉冲输时是片选信号；在编程时是编程脉冲输入端（加入一个入端（加入一个50ms左右的左右的TTL负脉负脉冲冲 ）。）。VPP 编程电压，编程电压，12.5V;正常时，正常时，VPP接接 VCC（+5V）四、四、E2PROM E2PROM（电擦除电擦除PROM，又称，又称EEPROM或或E2PROM:Electrical
30、ly Erasable PROM）工作原理：是在绝缘栅工作原理：是在绝缘栅MOS管的浮栅附近再增加一个栅极管的浮栅附近再增加一个栅极（控制栅）。给控制栅加一正电压，就可在浮栅和漏极之间形（控制栅）。给控制栅加一正电压，就可在浮栅和漏极之间形成厚度不足成厚度不足200（埃）的隧道氧化物。利用隧道效应，电子可埃）的隧道氧化物。利用隧道效应，电子可注入浮栅注入浮栅，即数据被编程写入。若给控制栅加一负压，浮栅上，即数据被编程写入。若给控制栅加一负压，浮栅上的电荷可泄漏掉，即信息被擦除。的电荷可泄漏掉，即信息被擦除。（目前高压源已集成在芯片内而使用单一的（目前高压源已集成在芯片内而使用单一的+5V电源）
31、电源）下面介绍下面介绍E2PROAM芯片芯片28256（32k 8位）位）四、四、E2PROM（续）（续）EEPROM 28256引脚信号引脚信号（32KByte）A0A14D0D7CEOEWEE2PROM 28256 32k 8A0A14 地址线地址线D0D7 数据线数据线CE 片选片选OE 输出允许输出允许WE 写允许写允许CE OE WE L L H 读出读出 L H L 编程写入编程写入/芯片擦除芯片擦除写入一个字节大约写入一个字节大约15ms，可以按字节，可以按字节擦除，也可按页擦除和整片擦除。不需擦除，也可按页擦除和整片擦除。不需擦除的部分可以保留。擦除的部分可以保留。五、闪速存储
32、器（五、闪速存储器（FLASH）闪速存储器也称为快闪存储器或闪存，是一种电闪速存储器也称为快闪存储器或闪存，是一种电可擦除的非易失性只读存储器。其特点是：可擦除的非易失性只读存储器。其特点是：1、按区块或页面组织；除了可进行整个芯片的擦除、按区块或页面组织；除了可进行整个芯片的擦除 和编程外，还可按字节、区快或页面进行擦除与和编程外，还可按字节、区快或页面进行擦除与 编程。编程。2、可进行快速页面写入：、可进行快速页面写入：CPU将页面数据按芯片存将页面数据按芯片存 取速度（一般几十到取速度（一般几十到200ns）写入页缓存，再在内）写入页缓存，再在内 部逻辑控制下，将整页数据写入相应页面，大
33、大部逻辑控制下，将整页数据写入相应页面，大大 提高了编程速度。提高了编程速度。五、闪速存储器（五、闪速存储器（FLASH）3、具有内部编程控制逻辑：写入时，由内部逻辑控、具有内部编程控制逻辑：写入时，由内部逻辑控制操作，制操作，CPU可做其他工作。（可做其他工作。（CPU通过读出校通过读出校验或状态查询获知编程是否结束）验或状态查询获知编程是否结束）4、具有在线系统编程能力：擦除与写入无需取下。、具有在线系统编程能力：擦除与写入无需取下。5、具有软件和硬件保护能力：可防止有用数据被破、具有软件和硬件保护能力：可防止有用数据被破坏。坏。五、闪速存储器（五、闪速存储器（FLASH）（一）闪存的内部
34、组织（一）闪存的内部组织 1、闪存区别于其他闪存区别于其他SRAM的最大特点是：的最大特点是：内部设有命令寄存器和状态寄存器，因而可通过软件内部设有命令寄存器和状态寄存器，因而可通过软件 灵活控制。灵活控制。采用命令方式可使闪存进入各种不同工作状态。如整采用命令方式可使闪存进入各种不同工作状态。如整 片擦除，页面擦除，整片编程，分页编程，字节编程，片擦除，页面擦除，整片编程，分页编程，字节编程，进入保护方式，读识别码等。进入保护方式，读识别码等。闪存内部可自行产生编程电压闪存内部可自行产生编程电压VPP。在工作状态下，。在工作状态下，在系统中就可实现编程操作。在系统中就可实现编程操作。部分型号
35、内部具有状态机和编程计时器，编程写入可部分型号内部具有状态机和编程计时器，编程写入可 在其内部控制下自动完成。在其内部控制下自动完成。五、闪速存储器（五、闪速存储器（FLASH）2、闪存的组织结构、闪存的组织结构 按页面组织和按区块组织按页面组织和按区块组织（1）按页面组织：内部有页缓存，存储体按页面组织，页缓）按页面组织：内部有页缓存，存储体按页面组织，页缓 存大小和存储体的页大小一致，可以把页缓存内容同时存大小和存储体的页大小一致，可以把页缓存内容同时 编程写入相应的页内单元，提高了编程速度。编程写入相应的页内单元，提高了编程速度。（2）按区块组织：按区块组织的闪存，提供字节、区块和芯）按
36、区块组织：按区块组织的闪存，提供字节、区块和芯 片擦除能力，编程速度较快，编程灵活性优于页面方式。片擦除能力，编程速度较快，编程灵活性优于页面方式。五、闪速存储器（五、闪速存储器（FLASH）（二）闪存芯片举例（二）闪存芯片举例 SST公司公司28EE0202Mb页面式闪存，页面式闪存，256k 8位。位。内部组织为内部组织为2048页，每页页，每页128个字节。个字节。页面写周期为页面写周期为5ms，平均写入时间为，平均写入时间为 39ns/字节。读出时间为字节。读出时间为120150ns，重写次数超过重写次数超过10万次，数据保持时间万次，数据保持时间大于大于100年。年。对外信号：对外信
37、号：32条引脚。条引脚。A7A17：11条行地址，决定页位置；条行地址，决定页位置；A0A6:6条列地址，决定页内地址。条列地址，决定页内地址。工作方式参阅教材。工作方式参阅教材。A7A17A0A6CEWEOED0D7 SST28EE020 FLASH256k 8五、闪速存储器（五、闪速存储器（FLASH）（三）闪存的应用（三）闪存的应用 闪存像闪存像RAM 一样可在线写入数据，又具有一样可在线写入数据，又具有ROM的的 非易失性，因而可以取代全部的非易失性，因而可以取代全部的UV-EPRAM和大和大 部分的部分的EEPROM。监控程序、引导程序或监控程序、引导程序或BIOSBIOS等基本不变
38、或不经常改变的等基本不变或不经常改变的 程序。程序。闪存条、闪存卡（闪存条、闪存卡（Flash card，U盘盘），数字相机，个人数），数字相机，个人数字助理（字助理（PDN),MP3PDN),MP3播放器，笔记本等辅存。即将取代软盘播放器，笔记本等辅存。即将取代软盘存储器和硬磁盘。（因其无机械运动，存取速度快，体积存储器和硬磁盘。（因其无机械运动，存取速度快，体积小，可靠性高等优点）小，可靠性高等优点）第四节 动态RAM存储器 一、一、DRAM的基本存储单元的基本存储单元DRAM 基本存储单元基本存储单元组成组成 由由T与电容与电容Cs组成，信息存储在组成，信息存储在Cs上。上。当当X=1，
39、T导通，电容导通，电容Cs与数据线与数据线D连通。连通。写入时，外部数据驱动写入时，外部数据驱动D，并由，并由D对电容对电容Cs充电或放电，改变其存储的信息。充电或放电，改变其存储的信息。读出时，读出时，Cs经经D对数据线上的寄生电容对数据线上的寄生电容Cd充电或放电，从而改变寄生电容充电或放电，从而改变寄生电容Cd上的上的电压，读出所存储的信息。因每次输出都电压，读出所存储的信息。因每次输出都会使会使Cs上原有的电荷泄放，存储的内容就上原有的电荷泄放，存储的内容就会被破坏，会被破坏，所以读出是破坏性的。所以读出是破坏性的。为此，为此，每次读出后都需要进行再生（重新写入）每次读出后都需要进行再
40、生（重新写入）以恢复以恢复Cs上的信息。上的信息。因为因为CsCd，读出时引起的数据线上的读出时引起的数据线上的电压变化很小，再加上噪声的影响，需经过灵电压变化很小，再加上噪声的影响，需经过灵敏度很高的读出放大器放大和整形后才能输出敏度很高的读出放大器放大和整形后才能输出TCS Cd（寄寄生生 电电容容）字字选选线线XD（数数据据线线）一、一、DRAM的基本存储单元的基本存储单元 由于基本单元电路简单，使由于基本单元电路简单，使DRAM的集成度的集成度（集成基本存储单元数）很高，但（集成基本存储单元数）很高，但DRAM的附属电路的附属电路 较复杂。（需读出放大器，整形，刷新等电路）较复杂。（需
41、读出放大器，整形，刷新等电路）为什么为什么DRAM要不断地刷新？要不断地刷新？由于由于DRAM是靠电容是靠电容Cs存储信息的，存储信息的，Cs有电荷时为逻辑有电荷时为逻辑“1”，没有电荷时为逻辑没有电荷时为逻辑“0”。但由于任何电容都存在漏电，因此当电。但由于任何电容都存在漏电，因此当电容容Cs存有电荷时，过一段时间由于电容的放电会导致电荷流失，存有电荷时，过一段时间由于电容的放电会导致电荷流失，信息也会丢失，解决的办法是刷新，即每隔一定时间（大约信息也会丢失，解决的办法是刷新，即每隔一定时间（大约14ms）就要刷新一次，使原来处于逻辑）就要刷新一次，使原来处于逻辑“1”的电容的电荷又得的电容
42、的电荷又得到补充，而原来处于电平到补充，而原来处于电平“0”的电容仍保持的电容仍保持“0”。二、二、DRAM的引脚信号与读写操作的引脚信号与读写操作 下图为下图为1M 1bit的的DRAM芯片芯片 WE：写允许信号写允许信号 Di与与Do为数据输入为数据输入/输出信号输出信号 A0A9：地址信号地址信号,1M=220 1Mb应有应有20位地址线，由于位地址线，由于DRAM 的容量较大，又不希望有太多的引脚，的容量较大，又不希望有太多的引脚，所以大多数所以大多数DRAM芯片都采用分时复芯片都采用分时复 用方式传输地址，将地址分为行地址用方式传输地址，将地址分为行地址 和列地址两部分分时在地址线上
43、传送。和列地址两部分分时在地址线上传送。对本芯片用对本芯片用A0A9先传送低先传送低10位地址，位地址，再传送高再传送高10位地址位地址A10A19。A0A9RASCASWEDoDi1M 1bitDRAMRAS和和CAS分别为行、列地址选通信号。分别为行、列地址选通信号。二、二、DRAM的引脚信号与读写操作的引脚信号与读写操作 RAS:（Row Address Strobe）行地址选通信号，有效行地址选通信号，有效时在地址线上传送的是行地址（低时在地址线上传送的是行地址（低10位），用其后沿位），用其后沿将低将低10位地址锁存到内部行地址锁存器。位地址锁存到内部行地址锁存器。CAS:（Colu
44、mn Address Strobe）列地址选通信号，有列地址选通信号，有效时在地址线上传送的是列地址（高效时在地址线上传送的是列地址（高10位），用其后位），用其后沿将高沿将高10位地址锁存到内部列地址锁存器。位地址锁存到内部列地址锁存器。DRAM芯片不需要片选芯片不需要片选CS。二、二、DRAM的引脚信号与读写操作的引脚信号与读写操作地址线RASCASWEDiDo行地址列地址行地址列地址写数据读数据图5.12 DRAM操作时序 下图为下图为DRAM的读写操作时序，首先在地址线上出现有效的行地址，的读写操作时序，首先在地址线上出现有效的行地址，然后然后RAS有效。经过一段时间之后，行地址被撤销
45、，改送列地址，有效。经过一段时间之后，行地址被撤销，改送列地址，CAS有效。当行、列地址都被锁存到内部的行、列地址锁存器之后，即可根有效。当行、列地址都被锁存到内部的行、列地址锁存器之后，即可根据据WE信号进行读写操作。信号进行读写操作。三、三、DRAM芯片的内部结构芯片的内部结构 下面通过一个具体的下面通过一个具体的DRAM芯片芯片2116介绍介绍DRAM的的内部结构。内部结构。2116为为16k 1bit的的DRAM芯片。对外引脚芯片。对外引脚16条，条，A0A6 地址信号为地址信号为7条；条；WE 写允许；写允许；RAS 行地址选通；行地址选通；CAS 列地址选通列地址选通 Do 数据输
46、出数据输出；Di 数据输入，使用时数据输入，使用时Do、Di连接在一起。连接在一起。其内部有行、列地址锁存器，行、列译码器，存储矩阵，其内部有行、列地址锁存器，行、列译码器，存储矩阵，读出放大器，行、列时钟电路，输出缓冲器和输入寄存器等读出放大器，行、列时钟电路，输出缓冲器和输入寄存器等部件组成。部件组成。（128行行128列，每隔列，每隔15s刷新一行，刷新一行，1.92ms刷新一遍）刷新一遍）其内部结构框图如下：其内部结构框图如下：三、三、DRAM芯片的内部结构芯片的内部结构(a)逻辑符号A A0 0A A1 1A A2 2A A3 3 D Di in nA A4 4A A5 5A A6
47、6R RA AS S D Do ou ut tC CA AS SW WE E时钟电路2 2RAS128*128阵列输入寄存器时钟电路列译码器读出放大器和I/O通道列地址销存器行译码器行地址锁存器输出缓冲器CASA0A6DinWESTOREDout(b)2116 动态RAM芯片结构DISABLEENABLE图图5 5.1 12 2 2 21 11 16 6 DRAM 芯芯片片的的逻逻辑辑符符号号结结构构框框图图四、四、DRAM刷新刷新1、DRAM的刷新策略的刷新策略 DRAM芯片有片内刷新，片外刷新。芯片有片内刷新，片外刷新。（1）集中刷新）集中刷新 将整个刷新周期分为两部分将整个刷新周期分为两
48、部分,前一部分可进行读、写或维持前一部分可进行读、写或维持（不读不写），后一部分不进行读写操作而集中对（不读不写），后一部分不进行读写操作而集中对DRAM刷新刷新操作。这种方式控制简单。但在刷新过程中不允许读写，存在操作。这种方式控制简单。但在刷新过程中不允许读写，存在死时间。死时间。四、四、DRAM刷新（续）刷新（续）（2）分散刷新（隐式刷新）分散刷新（隐式刷新）在每个读写或维持周期之后插入刷新操作，刷新存储矩阵在每个读写或维持周期之后插入刷新操作，刷新存储矩阵的一行所有单元。的一行所有单元。这样把一个存储系统的周期分为两部分，读写、维持时间这样把一个存储系统的周期分为两部分，读写、维持时间
49、和刷新时间。优点是控制简单，不存在死时间；缺点是刷新时和刷新时间。优点是控制简单，不存在死时间；缺点是刷新时间占整个读写系统时间的一半，故只用于低速系统。间占整个读写系统时间的一半，故只用于低速系统。（3）异步刷新）异步刷新 利用利用CPU不访问存储器的时间进行刷新操作。若按照预不访问存储器的时间进行刷新操作。若按照预定定的时间间隔应该刷新时，的时间间隔应该刷新时，CPU正在访问存储器，刷新周期可以正在访问存储器，刷新周期可以向后稍微延迟一段时间，只要保证在刷新周期内所有的行都能向后稍微延迟一段时间，只要保证在刷新周期内所有的行都能得到刷新即可。得到刷新即可。四、四、DRAM刷新（续）刷新（续
50、）这种方式优点是：对这种方式优点是：对CPU访存的效率和速度影响小，又不存访存的效率和速度影响小，又不存在死时间；缺点是：控制电路较复杂。在死时间；缺点是：控制电路较复杂。总之，可以在总之，可以在DMA控制器的控制下进行分散或异步刷新，控制器的控制下进行分散或异步刷新，也可在中断服务程序中进行集中或分散刷新。用也可在中断服务程序中进行集中或分散刷新。用DMA方式刷方式刷新新比中断方式效率高。比中断方式效率高。四、四、DRAM刷新（续）刷新（续）2、DRAM的刷新模式的刷新模式 DRAM的存储体是按行、列组织的二维存储矩阵，而刷新的存储体是按行、列组织的二维存储矩阵，而刷新是按行进行的，每次刷新
