主存储器处于全机中心地位课件.pptx

1、第第4 4章章 主存储器主存储器4.1 主存储器处于全机中心地位主存储器处于全机中心地位4.2主存储器分类主存储器分类4.3主存储器的主要技术指标主存储器的主要技术指标4.4主存储器的基本操作主存储器的基本操作4.5 读读/写存储器写存储器4.6 非易失性存储器非易失性存储器4.7 DRAM DRAM的研制与发展（略）的研制与发展（略）4.8 半导体存储器的组成与控制半导体存储器的组成与控制4.9 多体交叉存储器多体交叉存储器1感谢你的观看2019年6月23学习目的1.了解主存储器处于全机中心地位、主存储器分类、主存储器的主要技术指标、主存储器的基本操作。2.掌握、存储器的组成、读/写过程的时

2、序和再生产生的原因和实现方法。3.掌握半导体存储器的组成与控制，了解多体交叉存储器的原理和编码方法。2感谢你的观看2019年6月23本章重难点本章重难点重点：1.静、动态存储元的读/写原理，再生产生的原因和实现方法。2.存储器的字扩展、位扩展方式，存储器组成与控制。难点：1.静、动态存储元的读/写原理。2.存储器组成与控制。3感谢你的观看2019年6月234.1主存储器处于全机中心地位主存储器处于全机中心地位 1.正在运行的程序和数据存放于存储器中。CPU直接从存储器取指令或存取数据。2.采用DMA技术或输入输出通道技术，在存储器和输入输出系统之间直接传输数据。3.多处理机系统采用共享存储器来

3、存取和交换数据 4感谢你的观看2019年6月231 1、存储器：、存储器：是计算机系统中的记忆设备，用来存放程序和数据。是计算机系统中的记忆设备，用来存放程序和数据。2 2、存储元：、存储元：存储器的最小组成单位，用以存储存储器的最小组成单位，用以存储1 1位二进制代码。位二进制代码。3 3、存储单元：、存储单元：是是CPUCPU访问存储器基本单位，由若干个具有相同访问存储器基本单位，由若干个具有相同操作属性的存储元组成。操作属性的存储元组成。4 4、单元地址：、单元地址：在存储器中用以表识存储单元的唯一编号，在存储器中用以表识存储单元的唯一编号，CPUCPU通过该编号访问相应的存储单元。通过

4、该编号访问相应的存储单元。5 5、字存储单元、字存储单元：存放一个字的存储单元，相应的单元地址叫字：存放一个字的存储单元，相应的单元地址叫字地址。地址。6 6、字节存储单元、字节存储单元：存放一个字节的存储单元，相应的单元地址存放一个字节的存储单元，相应的单元地址叫字节地址叫字节地址7 7、按字寻址计算机：、按字寻址计算机：可编址的最小单位是字存储单元的计算机。可编址的最小单位是字存储单元的计算机。8 8、按字节寻址计算机、按字节寻址计算机：可编址的最小单位是字节的计算机。：可编址的最小单位是字节的计算机。9 9、存储体：、存储体：存储单元的集合，是存放二进制信息的地方存储单元的集合，是存放二

5、进制信息的地方几个基本概念几个基本概念5感谢你的观看2019年6月23存储器各个概念之间的关系存储器各个概念之间的关系单元地址单元地址00000001.XXXX存储单元存储单元存储元存储元存储容量存储容量存储体存储体6感谢你的观看2019年6月234.24.2存储器分类存储器分类1.1.按存储介质分按存储介质分 半导体存储器：半导体存储器：用半导体器件组成的存储器。用半导体器件组成的存储器。磁表面存储器：磁表面存储器：用磁性材料做成的存储器。用磁性材料做成的存储器。2.2.按存储方式分按存储方式分 随机存储器随机存储器：任何存储单元的内容都能被随机存取，且存取：任何存储单元的内容都能被随机存取

6、，且存取 时间和存储单元的物理位置无关。时间和存储单元的物理位置无关。顺序存储器：顺序存储器：只能按某种顺序来存取，存取时间和存储单元只能按某种顺序来存取，存取时间和存储单元 的物理位置有关。的物理位置有关。7感谢你的观看2019年6月233.3.按存储器的读写功能分按存储器的读写功能分 只读存储器只读存储器(ROM)：存储的内容是固定不变的，只能读出而：存储的内容是固定不变的，只能读出而 不能写入的半导体存储器。不能写入的半导体存储器。随机读写存储器随机读写存储器(RAM)：既能读出又能写入的半导体存储器。：既能读出又能写入的半导体存储器。4.4.按信息的可保存性分按信息的可保存性分 非永久

7、记忆的存储器：非永久记忆的存储器：断电后信息即消失的存储器。断电后信息即消失的存储器。永久记忆性存储器：永久记忆性存储器：断电后仍能保存信息的存储器。断电后仍能保存信息的存储器。5.按在计算机系统中的作用分按在计算机系统中的作用分 根据存储器在计算机系统中所起的作用，可分为根据存储器在计算机系统中所起的作用，可分为:主存储器主存储器、辅助存储器辅助存储器、高速缓冲存储器高速缓冲存储器、控制存储器控制存储器等。等。8感谢你的观看2019年6月23 半半导导体体存存储储器器 只读只读 存储器存储器 ROMROM 随机读写随机读写存储器存储器RAMRAM 掩膜掩膜 ROMROM 可编程可编程 ROM

8、 ROM（PROMPROM）可擦除可擦除 ROM ROM（EPPROMEPPROM）电擦除电擦除 ROM ROM（E E2 2PROMPROM）静态静态 RAM RAM（SRAMSRAM）动态动态 RAM RAM（DRAMDRAM）半导体存储器半导体存储器9感谢你的观看2019年6月234.34.3主存储器的主要技术指标主存储器的主要技术指标 主存储器的主要性能指标:主存容量、存储器存取时主存容量、存储器存取时间和存储周期时间。间和存储周期时间。1.存储容量：存储容量：按字节或按字寻址，容量为多少字节，单位：KB（210），MB（220），GB（230）；地址线数决定最大直接地址线数决定最大直

9、接寻址空间大小寻址空间大小（n位地址：2 2n n）。2.存取时间（存储器访问时间）存取时间（存储器访问时间）(或读或读/写时间写时间)：（memory access time）指启动一次存储器操作到完成指启动一次存储器操作到完成该操作所经历的时间。该操作所经历的时间。*读出时间：读出时间：指从CPU向MEM发出有效地址和读命令开始，直到将被选单元的内容读出为止所用的时间。*写入时间：写入时间：指从CPU向MEM发出有效地址和写命令开始，直到信息写入被选中单元为止所用的时间。10感谢你的观看2019年6月233.存储周期时间（又称读存储周期时间（又称读/写周期，或访问周期）：写周期，或访问周期

10、）：CPUCPU连续启动两次独立的存储器操作所需间隔的最连续启动两次独立的存储器操作所需间隔的最小时间。小时间。（目前一般存储器可达几纳秒（目前一般存储器可达几纳秒（nsns）4.44.4主存储器的基本操作主存储器的基本操作主存储器用来暂时存储CPU正在使用的指令和数据，它和CPU的关系最为密切。主存储器和主存储器和CPUCPU的连接是由总线支持的，的连接是由总线支持的，连接形式如图连接形式如图4 41 1所示。所示。11感谢你的观看2019年6月23CPUCPU与主存之间采取异步工作方式，以与主存之间采取异步工作方式，以readyready信信号表示一次访存操作的结束。号表示一次访存操作的结

11、束。AR：地址寄存器 DR：数据寄存器 12感谢你的观看2019年6月23读（取）操作读（取）操作：从：从CPU送来的地址所指定的存送来的地址所指定的存 储单元中取出信息，再送给储单元中取出信息，再送给CPU。（1）地址）地址-AR-ABCPU将地址信号送至地址总线将地址信号送至地址总线（2）Read CPU发读命令发读命令（3）Wait for MFC 等待存储器工作完成信号等待存储器工作完成信号（4）(AR)-DB-DR 读出信息经数据总线送至读出信息经数据总线送至CPU写（存）操作写（存）操作：将要写入的信息存入：将要写入的信息存入CPU所指所指定的存储单元中。定的存储单元中。（1）地址

12、）地址-AR-ABCPU将地址信号送至地址总线将地址信号送至地址总线（2）数据）数据-DR-DB CPU将要写入的数据送到数据总线将要写入的数据送到数据总线（3）Write CPU发写信号发写信号（4）Wait for MFC 等待存储器工作完成信号等待存储器工作完成信号13感谢你的观看2019年6月234.5 读/写存储器(即随机存储(RAM)存储器存储器工艺工艺双极型双极型MOSMOS型TTLTTL型型ECLECL型型速度很快、功耗大、容量小速度很快、功耗大、容量小电路结构电路结构PMOSPMOSNMOSNMOSCMOSCMOS功耗小、容量大功耗小、容量大（静态（静态MOSMOS除外）除外

13、）工作方式工作方式静态静态MOSMOS动态动态MOSMOS ECL:发射集耦合逻辑电路的简称14感谢你的观看2019年6月23存储存储信息信息原理原理动态存储器动态存储器DRAMDRAM（动态（动态MOSMOS型）：型）：依靠电容存依靠电容存储电荷的原理存储信息储电荷的原理存储信息。功耗较小,容量大,速度较快,作主存作主存。静态存储器静态存储器SRAMSRAM（双极型、静态MOS型）依靠双稳态电路内部交叉反馈的机制存储依靠双稳态电路内部交叉反馈的机制存储信息。信息。功耗较大,速度快,作作CacheCache。SRAM：利用双稳态触发器来保存信息，只要不断电，信息利用双稳态触发器来保存信息，只要

14、不断电，信息是不会丢失的，因为其不需要进行动态刷新，故称为是不会丢失的，因为其不需要进行动态刷新，故称为“静态静态”存储器。存储器。DRAM：利用利用MOS电容存储电荷来保存信息，使用时需要电容存储电荷来保存信息，使用时需要给电容充电才能使信息保持，即要定期刷新。给电容充电才能使信息保持，即要定期刷新。15感谢你的观看2019年6月23字选择线 位线2 位线1 一一.SRAM:MOS静态存储器的存储静态存储器的存储单元（单元（1bit）Vss T1T2T6T5T3T4VGG VDD ABT1T6:构成一个记忆单元的主体，构成一个记忆单元的主体，能存储一位二进制信息。能存储一位二进制信息。其中：

15、其中：T1、T2存储二进制信存储二进制信息的双稳态息的双稳态F/F.T3、T4:是是T1、T2的负载管的负载管T5、T6：构成门控电路：构成门控电路电路中有一条字线：用来选择这电路中有一条字线：用来选择这个记忆单元。个记忆单元。有两条位线：用来传送读写信号。有两条位线：用来传送读写信号。A1，B0：T1止，止，T2通，记忆单元存储通，记忆单元存储“0”A0，B1：T1通，通，T2止，记忆单元存储止，记忆单元存储“1”字线字线“0”，记忆单元未被选中，记忆单元未被选中，T5、T6止，止，F/F与位线断开，原存信息与位线断开，原存信息不会丢失，称保持状态。不会丢失，称保持状态。字线字线“1”，记忆

16、单元被选中，记忆单元被选中，T5、T6通，可进行读、写操作。通，可进行读、写操作。16感谢你的观看2019年6月23（1）读操作 因为T5、T6通则A、B点与位线1、位线2相连。若记忆单元为“1”A0，B1。T1通，T2止，则位线1产生负脉冲。若记忆单元为“0”A1，B0 T1止，T2通，则位线2产生负脉冲。这样根据两条位线上哪一条产生负脉冲判断这样根据两条位线上哪一条产生负脉冲判断读出读出1还是还是0。字线字线“1”，记忆单元被选中，记忆单元被选中，T5、T6通，可进行读、写操作。通，可进行读、写操作。17感谢你的观看2019年6月23（2）写操作）写操作 若要若要写入写入“1”，则使则使位

17、线位线1输入输入“0”，位线位线2输入输入“1”，它们分别通过它们分别通过T5、T6管管迫使迫使T1通、通、T2止止A0，B1，使记忆单元内容变成，使记忆单元内容变成“1”，完成写，完成写“1”操作操作 若要若要写入写入“0”，则使，则使位线位线1输入输入“1”，位线位线2输入输入“0”，它们分别通过它们分别通过T5、T6管管迫使迫使T1止、止、T2通通A1，B0，使记忆单元内容变成，使记忆单元内容变成“0”，完成写，完成写“0”操作操作 在该记忆单元在该记忆单元未被选中或读出时，电路处于双稳态未被选中或读出时，电路处于双稳态，F/F工作状态由电源工作状态由电源VDD不断给不断给T1、T2供电

18、，以保持信供电，以保持信息息，但是，但是只要电源被切断，原存信息便会丢失只要电源被切断，原存信息便会丢失，这就，这就是是半导体存储器的易失性半导体存储器的易失性。18感谢你的观看2019年6月23图图4.34.3是用图是用图4.24.2所示单元组成的所示单元组成的16X116X1位静态存储器的结构图。位静态存储器的结构图。19感谢你的观看2019年6月23T1T6:存储单元（存储单元（1bit）16个存储单元排列成个存储单元排列成4*4矩阵的形式，每个存储单元被连接矩阵的形式，每个存储单元被连接到不同字线、列线的交叉处，并加上读到不同字线、列线的交叉处，并加上读/写控制电路，用地址编写控制电路

19、，用地址编译器提供字线、列线选择信号。译器提供字线、列线选择信号。要访问要访问16个存储单元，需要个存储单元，需要4位地址位地址A0A3,A0A1:行地址，经行地址，经X译码器产生译码器产生4个译码信号来选择个译码信号来选择4行。行。A2A3:列地址，经列地址，经Y译码器产生译码器产生4个译码信号来选择个译码信号来选择4列。列。这样用这样用4位地址位地址A0A3可选中行、列交叉处的存储单元。可选中行、列交叉处的存储单元。为了用为了用Y译码信号选择一列，在每个存储单元处加两个译码信号选择一列，在每个存储单元处加两个MOS管管T7、T8。用于选择把指定列的全部存储单元的用于选择把指定列的全部存储单

20、元的T5、T6管与该列的位线管与该列的位线1、位线、位线2连接，而其他各列的全部存储单元都与对应列的位线连接，而其他各列的全部存储单元都与对应列的位线1、位线、位线2断开。断开。20感谢你的观看2019年6月23当一个存储单元被选中，它的字线使该存储单元的T5、T6管导通。列线把该存储单元的T7、T8管导通。若，执行写写操作，写入数据DIN，经T5、T6、T7、T8，写入F/F。若，执行读读操作，F/F的状态经T5、T6、T7、T8和位线1、位线2，送入读出放大器，得到读出数据信号Dout.0WE1WE1K*1位位1k=210,需要需要10根地址线。根地址线。A0A4:X地址译码器地址译码器A

21、5A9:Y地址译码器地址译码器组成组成32*32的存储矩阵的存储矩阵控制端：控制端：未选，：允许读，：允许写，：允许写片选xCSWE1CS1WE0CS0WE0CSWE:21感谢你的观看2019年6月231K bit SRAM1K bit SRAM22感谢你的观看2019年6月232.SRAM2.SRAM存储器的组成存储器的组成 一个一个SRAM存储器由存储器由存储体存储体、读写电路读写电路、地址译码电路地址译码电路和和控制电路控制电路等组成。等组成。23感谢你的观看2019年6月23 一个基本存储电路只能存储一个二进制位。一个基本存储电路只能存储一个二进制位。将基本的存储电路有规则地组织起来，

22、就是存储体。将基本的存储电路有规则地组织起来，就是存储体。存储体又有不同的组织形式：存储体又有不同的组织形式：将各个字的将各个字的同一位同一位组织在一个芯片中；组织在一个芯片中；将各个字的将各个字的4 4位位组织在一个芯片中，组织在一个芯片中，如：如：2114 1K2114 1K4 4；将各个字的将各个字的8 8位位组织在一个芯片中，组织在一个芯片中，如：如：6116 2K6116 2K8 8；如图所示：如图所示：存储体将存储体将40964096个字的同一位组织在一个集成片中；个字的同一位组织在一个集成片中；需需1616个片子组成个片子组成409640961616的存储器；的存储器；40964

23、096通常排列成矩阵形式，如通常排列成矩阵形式，如 64646464，由行选、列选线选，由行选、列选线选中所需的单元。中所需的单元。(1)存储体存储体24感谢你的观看2019年6月23(2)地址译码器地址译码器 单译码方式单译码方式适用于小容量存储器中，只有一个译码器。适用于小容量存储器中，只有一个译码器。25感谢你的观看2019年6月23 双译码方式双译码方式地址译码器分成两个，可地址译码器分成两个，可有效减少有效减少选择线的数目选择线的数目。x1x6426感谢你的观看2019年6月23(3)驱动器驱动器 双译码结构中，在译码器输出后加驱动器，驱动挂在各条双译码结构中，在译码器输出后加驱动器

24、，驱动挂在各条X方向选择线上的所有存储元电路。方向选择线上的所有存储元电路。(4)I/O电路电路 处于数据总线和被选用的单元之间，处于数据总线和被选用的单元之间，控制被选中的单元读控制被选中的单元读出或写入，放大信息。出或写入，放大信息。(5)片选片选 在地址选择时，首先要选片在地址选择时，首先要选片,只有当片选信号有效时，此片只有当片选信号有效时，此片所连的地址线才有效。所连的地址线才有效。(6)输出驱动电路输出驱动电路 为了扩展存储器的容量，常需要将几个芯片的数据线并联为了扩展存储器的容量，常需要将几个芯片的数据线并联使用；另外存储器的读出数据或写入数据都放在双向的数据使用；另外存储器的读

25、出数据或写入数据都放在双向的数据总线上。这就用到三态输出缓冲器。总线上。这就用到三态输出缓冲器。27感谢你的观看2019年6月233.SRAM3.SRAM存储器芯片实例存储器芯片实例Intel 211410244 的存储器：的存储器：4096 个基本存储单元，排成个基本存储单元，排成 6464(64164)的矩阵；的矩阵；需需 10 根地址线寻址；根地址线寻址；X 译码器输出译码器输出 64 根选择线，分别选择根选择线，分别选择 1-64 行；行；Y 译码器输出译码器输出 16 根选择线，分别选择根选择线，分别选择 1-16 列控制各列的位列控制各列的位 线控制门。线控制门。28感谢你的观看2

26、019年6月23Intel 21141K4 SRAMSRAM(64 16 4)29感谢你的观看2019年6月234.开关特性开关特性（1）读周期的参数 片选信号先建立 地址先建立地址读数时间片选读时间片禁止到输出的传输延时地址对片选的建立时间30感谢你的观看2019年6月23 地址读数时间taAdr当CS=0时，自地址(Adr)建立/开始，到得到读出数据所需的时间，称为地址读数时间。片选读时间taCS设地址信息在CS=1期间已建立，则从CS负跳变开始到得到读出数据所需的时间称为片选读数时间。片禁止到输出的传输延迟tPLHCSDour它是自CS正跳变到达至输出变为“1”所需的时间。地址对片选的建

27、立时间tsuAdrCS如果地址在CS=1期间变化，则为了能在CS负跳变到达后按地址读出数据，地址的变化应提前在CS负跳变到达前进行。所需提前的最短时间称tsuAdrCS 31感谢你的观看2019年6月23（2）写周期的参数地址对写允许的建立时间地址对写允许的保持时间片选对写控制的建立时间片选对写控制的保持时间输入数据对写允许的保持时间输入数据对写允许的建立时间最小写允许宽度32感谢你的观看2019年6月23地址对写允许WE的建立时间tsuAdr存储器一般不允许地址在WE=0期间有变化。若在WE=0期间地址有变化，那么片内地址译码器的输出会因译码器内部的竞争现象而使一些无关的单元也写入数据。为此

28、，一般都要求地址的建立应提前在WE=0到达前(即WE=1)进行。所需提前的最短时间称为tsuAdr 地址对写允许WE的保持时间thAdr在写允许WE撤除后(即WE=1)，地址必须保持一段时间不变，这段最短的保持时间称为thAdr，又称写恢复时间。片选对写控制的建立时间tsuCS和保持时间thCS存储器中CS的变化一般总是在WE=1期间进行。输入数据对写允许的建立时间tsuDIN如果数据在WE=0期间建立，那么，为了确保数据在写允许WE撤除前就已正确地写入，数据的建立便不能太迟。把数据到达至写允许撤除的最短时间间隔称为tsuDIN。数据对写允许的保持时间thDIN最小写允许宽度tWWE33感谢你

29、的观看2019年6月23二动态存储器二动态存储器(DRAM)(DRAM)1.1.存储单元和存储器原理存储单元和存储器原理(1)三管（早期三管（早期1Kbit DRAM）组成组成:T1,T2,T3,C 定义定义:“1”-C有电荷有电荷 “0”-C上无电上无电荷荷工作工作:读出读出:读出数据线预充电至读出数据线预充电至“1”1”，读出选择线，读出选择线“1”1”，T3T3导通，导通，若若C C上有电荷，上有电荷，T2T2导通，导通，读出数据线经读出数据线经T2、T3接地，读出电压为接地，读出电压为“0”。若若C上无电荷，上无电荷，T2截止，读出数据线上的电压无变化。截止，读出数据线上的电压无变化。

30、写入写入:在写入数据线上加在写入数据线上加“1”，在写入选择线上加，在写入选择线上加“1”，T1导通。导通。C随写入随写入信号而充电或放电（信号而充电或放电（“0”放电，放电，“1”充电）。若充电）。若T1截止，截止，C的电压保持的电压保持不变。不变。三管单元布线较复杂，所用元件较多，但电路稳定。三管单元布线较复杂，所用元件较多，但电路稳定。34感谢你的观看2019年6月23单管单元单管单元组成组成:CsCs：记忆单元：记忆单元T T：控制门管：控制门管2.单管（单管（4Kbit mem）(1)读数据：读数据：数据线预充电至数据线预充电至“1”，字线来，字线来“1”，T导通导通.1)原有原有“

31、1”CS上充有电荷（放电）上充有电荷（放电）T管管在位线上产生读电流在位线上产生读电流完成读完成读“1”操作。操作。2）原存）原存“0”CS无电荷无电荷T管在位线上不管在位线上不产生读电流产生读电流完成读完成读“0”操作。操作。读完成后，读完成后，CS上的电荷被泄放完，因此是破坏上的电荷被泄放完，因此是破坏性读出，必须采用重写再生措施。性读出，必须采用重写再生措施。Cs不能做得太大，一般比位线上寄生电容不能做得太大，一般比位线上寄生电容Cd还要小，读出时，还要小，读出时，T导通，电荷在导通，电荷在Cs与与Cd间分配，会使读出电流信息减少。间分配，会使读出电流信息减少。用单管作为存储器，读出放大

32、器的灵敏度应具有较高的灵敏度，用单管作为存储器，读出放大器的灵敏度应具有较高的灵敏度，因为信息保持保存在很小的因为信息保持保存在很小的Cs上，也只能保持上，也只能保持2ms,必须定时刷新。必须定时刷新。35感谢你的观看2019年6月23（2）写数据：）写数据：字线来“1”，T导通，电路被选中。1）若数据线为）若数据线为“0”且且CS上无电荷准备写上无电荷准备写“1”则则VDD要对要对Cs充电，充电，Cs上存储一定电荷上存储一定电荷“1”已写入。已写入。2）若数据线为若数据线为“1”且且CS存有电荷准备写存有电荷准备写“0”则则Cs通过通过T放电使放电使Cs上无电荷上无电荷“0”写入写入 3）如

33、果写入的数据与）如果写入的数据与Cs中原存储信息相同，则中原存储信息相同，则Cs中原存中原存储有无电荷的情形不会发生变化。储有无电荷的情形不会发生变化。优点：线路简单，单元占用面积小，速度快。缺点：读出是破坏性的，要重写，另外要有较高灵敏度的放大器。36感谢你的观看2019年6月2316K存储器地需14位地址码，为了减少封装引脚数，地址码分两批（每批7位）送至存储器，先送行地址，再送列地址。由2个64*128阵列组成。37感谢你的观看2019年6月232.2.再生再生 DRAMDRAM是通过把电荷充积到是通过把电荷充积到MOSMOS管的栅极电容或管的栅极电容或专门的专门的MOSMOS电容中去来

34、实现信息存储的。电容中去来实现信息存储的。但是由于电容漏电阻的存在，随着时间的增加，其电荷会逐渐漏掉，从而使存储的信息丢失。为了保证为了保证存储信息不遭破坏，必须在电荷漏掉以前就进行存储信息不遭破坏，必须在电荷漏掉以前就进行充电，以恢复原来的电荷。充电，以恢复原来的电荷。把这一充电过程称把这一充电过程称为为再生再生，或称为，或称为刷新刷新。对于对于DRAMDRAM，再生一般应，再生一般应在小于或等于在小于或等于2ms2ms的时间内进行一次。的时间内进行一次。SRAM则不同，由于SRAM是以双稳态电路为存储单元的，因此它不需要再生。38感谢你的观看2019年6月23 DRAMDRAM采用采用“读

35、出读出”方式进行再生。方式进行再生。利用单元数据线上的读出放大器来实现。读出放大器在读出存储单元的信息并进行放大的同时，将所读出的信息重新写入该存储单元，从而完成存储器的再生（刷新）。一般DRAM的再生时间应=2ms由于DRAM每列都有自己的读出放大器，只要依次改变行地址轮流进行读放再生即可。这种方式称行地址再生方式。39感谢你的观看2019年6月233.时序图工作方式：读工作方式 写工作方式 读改写工作方式 页面工作方式 再生工作方式40感谢你的观看2019年6月23 动态存储器RAS、CAS与Adr的相互关系 41感谢你的观看2019年6月23动态存储器读工作方式时序图 读工作周期42感谢

36、你的观看2019年6月23动态存储器写工作方式时序图 写工作周期43感谢你的观看2019年6月23动态存储器读-改写工作方式的时序图 读改写周期44感谢你的观看2019年6月23动态存储器页面读方式时序图 45感谢你的观看2019年6月234.DRAM4.DRAM与与SRAMSRAM的比较的比较 DRAMDRAM的优点的优点:(1)每片存储容量较大；引脚数少。(2)价格比较便宜。(3)所需功率大约只有SRAM的16。DRAM作为计算机主存储器的主要元件得到了广泛的应用.DRAM DRAM的缺点的缺点:(1)速度比SRAM要低。(2)DRAM需要再生，这不仅浪费了宝贵的时间，还需要有配套的再生电

37、路，它也要用去一部分功率。SRAM一般用作容量不大的高速存储器。46感谢你的观看2019年6月234.6 非易失性半导体存储器易失性存储器易失性存储器(DRAM(DRAM和和SRAM):SRAM):当掉电时，所存储的内容立即消失。非易失性半导体存储器非易失性半导体存储器:即使停电，所存储的内容也不会丢失。根据半导体制造工艺的不同，可分为根据半导体制造工艺的不同，可分为ROMROM，PROMPROM，EPROMEPROM，E E2 2PROMPROM和和Flash MemoryFlash Memory。47感谢你的观看2019年6月231 1只读存储器只读存储器(ROM)(ROM)掩模式ROM由

38、芯片制造商在制造时写入内容，以后只能读而不能再写入。其基本存储原理是以元件的原理是以元件的“有无有无”来表来表示该存储单元的信息示该存储单元的信息(“1”(“1”或或“0”)0”)，可以用二极管或晶体管作为元件，显而易见，其存储内容是不会改变的。48感谢你的观看2019年6月232 2可编程序的只读存储器可编程序的只读存储器(PROM)(PROM)PROM可由用户根据自己的需要来确定ROM中的内容，常见的熔丝式常见的熔丝式PROMPROM是以熔丝的接通是以熔丝的接通和断开来表示所存的信息为和断开来表示所存的信息为“1”1”或或“0”0”。刚出厂的产品，其熔丝是全部接通的，使用前，用户根据需要断

39、开某些单元的熔丝(写入)。显而易见，断开后的熔丝是不能再接通了，因此，它是一次性写入的存储器。掉电后不会影响其所存储的内容。49感谢你的观看2019年6月233 3可擦可编程序的只读存储器可擦可编程序的只读存储器(EPROM)(EPROM)EPROM的基本存储单元由一个管子组成，但管子内多增加了一个浮置栅。50感谢你的观看2019年6月23编程序编程序(写入写入)时时，在控制栅的高压吸引下，自由电子越过氧化层进入浮置栅；当浮置栅极获得足够多的自由电子后，漏源极间便形成导电漏源极间便形成导电沟道沟道(接通状态接通状态)，信息存储在周围都被氧化层绝缘的浮置栅上，即使掉电，信息仍保存。改写时，改写时

40、，先将其全部内容擦除，然后再编程。擦除擦除是靠紫外线靠紫外线使浮置栅上电荷泄漏而实现的。EPROMEPROM的编程次数不受限制。的编程次数不受限制。51感谢你的观看2019年6月234 4可电擦可编程序只读存储器可电擦可编程序只读存储器(E(E2 2PROM)PROM)E E2 2PROMPROM每个存储单元采用两个晶体管。其每个存储单元采用两个晶体管。其栅极氧化层比栅极氧化层比EPROMEPROM薄，因此具有电擦除薄，因此具有电擦除功能。功能。E2PROM的编程序原理与EPROM相同，但擦除原理完全不同，重复改写的次数有限制(因氧化层被磨损)。其读写操作类似于SRAMSRAM，但每字节的写入

41、周期要几毫秒，比SRAM长得多。52感谢你的观看2019年6月235 5快擦除读写存储器快擦除读写存储器(Flash Memory)(Flash Memory)Flash Memory是用单管来存储一位信息，用用电来擦除电来擦除,但是它只能但是它只能擦除整个区或整个器件擦除整个区或整个器件。在源极上加高压Vpp，控制栅接地，在电场作用下，浮置栅上的电子越过氧化层进入源极区而全部消失，实现整体擦除或分区擦除。53感谢你的观看2019年6月23 快擦除读写存储器于19831983年推出，年推出，19881988年商品化年商品化。它兼有ROM和RAM俩者的性能，又有ROM，DRAM一样的高密度。目前

42、价格已略低于DRAM，芯片容量已接近于DRAM，是唯是唯一具有大存储量、非易失性、低价格、可在线改写和高一具有大存储量、非易失性、低价格、可在线改写和高速度速度(读读)等特性的存储器。它是近年来发展很快很有前等特性的存储器。它是近年来发展很快很有前途的存储器。途的存储器。54感谢你的观看2019年6月234 47 DRAM7 DRAM的研制与发展（略）的研制与发展（略）1 1增强增强型型DRAM(EDRAM)DRAM(EDRAM)增强型增强型DRAM(EDRAM)DRAM(EDRAM)改进了改进了CMOSCMOS制造工艺制造工艺，使晶体管开关加速，其结果使其结果使EDRAMEDRAM的存取时间

43、和周期时间比普通的存取时间和周期时间比普通DRAMDRAM减少一半，而且在减少一半，而且在EDRAMEDRAM芯片中还集成了小容量芯片中还集成了小容量SRAM SRAM cache.cache.例如，在例如，在4Mb(1MX44Mb(1MX4位位)EDRAM)EDRAM芯片中，内含芯片中，内含 4MbDRAM4MbDRAM和和2Kb(512X42Kb(512X4位位)SRAM cache)SRAM cache。2cache DRAM(CDRAM)其原理与EDRAM相似，其主要差别是SRAM cache的容量较大，且与真正的cache原理相同55感谢你的观看2019年6月23 3.EDO DRA

44、M(extended data out)3.EDO DRAM(extended data out)可提前预存取的DRAM（2030ns）.4 4同步同步DRAM(SDRAM)DRAM(SDRAM)存储器在收到地址信息和控制信息后的信息存取过程中，CPU可同步并行处理其他任务，而13的DRAM此时只能停下来等待CPU的存取处理。（1015ns）5.Rambus DRAM（RDAM）与CPU之间采用专用总线传输数据，采用垂直封装 （2ns）6.6.集成随机存储器（集成随机存储器（IRAM)IRAM)将整个DRAM系统集成在一个芯片内，包括存储单元阵列、刷新逻辑、裁决逻辑、地址分时、时序控制及测试电

45、路等部分。7.ASIC RAM7.ASIC RAM 根据用于需求而设计的专用存储器芯片 56感谢你的观看2019年6月234 48 8 半导体存储器的组成与控制半导体存储器的组成与控制 常用的半导体存储器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16M l位和4M 4位等种类。1 1存储器容量扩展存储器容量扩展(1)(1)位扩展位扩展 概念概念:位扩展指的是用多个存储器器件对字长进行扩充位扩展指的是用多个存储器器件对字长进行扩充。方法方法:位扩展的连接方式是将多片存储器的地址、片选地址、片选CSCS、读写控制端、读写控制端R RW W相应并联相应并联，数据端分别引出

46、数据端分别引出。57感谢你的观看2019年6月23例例:16K:16K 4 4位芯片组成位芯片组成16K 16K 8 8位的存储器位的存储器58感谢你的观看2019年6月23(2)(2)字扩展字扩展 概念概念:字扩展指的是增加存储器中字的数量。字扩展指的是增加存储器中字的数量。方法方法:静态存储器静态存储器进行字扩展时，将各芯片的地址线、地址线、数据线、读写控制线相应并联数据线、读写控制线相应并联，而由，而由片选信号来片选信号来区分各芯片的地址范围区分各芯片的地址范围。动态存储器一般不设置CS端，但可用RAS端来扩展字数。只有当RAS由“1”变“0”时，才会激发出行时钟，存储器才会工作。59感

47、谢你的观看2019年6月23例例:4 4个个16K 16K 8 8位静态芯片组成位静态芯片组成64K 64K 8 8位存储器。位存储器。60感谢你的观看2019年6月23(3)字位扩展 实际存储器往往需要字向和位向同时扩实际存储器往往需要字向和位向同时扩充。充。一个存储器的容量为M M N N位，若使用L L K K位存储器芯片，那么，这个存储器共需要 个存储器芯片。KNLM61感谢你的观看2019年6月23例例:由由Intel2114(1K Intel2114(1K 4 4位位)芯片组成容量为芯片组成容量为4K 4K 8 8位位的主存储器的逻辑框图的主存储器的逻辑框图,说明地址总线和数据总线

48、的说明地址总线和数据总线的位数，该存储器与位数，该存储器与8位字长的位字长的CPU的连接关系。的连接关系。解：此题所用芯片是同种芯片。解：此题所用芯片是同种芯片。（1）片数）片数=存储器总容量（位）存储器总容量（位）/芯片容量（位）芯片容量（位）=4K*8/（1K*4）=8（片）（片）（2）CPU总线（由总线（由存储器容量存储器容量决定）决定）地址地址线位数线位数=log2(字数字数)=log2(4K)=12(位位)数据线位数数据线位数=字长字长=8（位）（位）62感谢你的观看2019年6月23（3）芯片总线（由）芯片总线（由芯片容量芯片容量决定）决定）地址线地址线=log2(1K)=10(位

49、位)数据线数据线=4（位）（位）（4）分组（组内并行工作，）分组（组内并行工作，Cs连在一起，组连在一起，组间串行工作，间串行工作，Cs分别连接译码器的输出）分别连接译码器的输出）组内芯片数组内芯片数=存储器字长存储器字长/芯片字长芯片字长 =8/4=2（片）（片）组数组数=芯片总数芯片总数/组内片数组内片数=8/2=4（组）（组）（5）地址分配与片选逻辑）地址分配与片选逻辑63感谢你的观看2019年6月2364KB64KB1K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 4需需1212位地址位地址寻址：寻址：4KB4KB A A15

50、15A A1212A A11 11 A A10 10 A A9 9 A A0 0A A1111A A0 00 0 0 0 0 0 0 0任意值任意值 0 0 0 0 1 1 1 10 1 1 0 1 1 1 11 0 1 0 1 1 1 10 10 1 0 0 0 01 0 1 0 0 0 0 01 1 1 1 0 0 0 01 1 1 1 1 1 1 1片选片选 芯片地址芯片地址 低位地址分配给芯片，高位地址形成片选逻辑。芯片 芯片地址 片选信号 片选逻辑1K1K1K1K1K1K1K1KA A9 9A A0 0A A9 9A A0 0A A9 9A A0 0A A9 9A A0 0CSCS0