1、第五章 半导体存储器及其接口第一节 概述一、存储器的分类二、存储器的主要性能指标三、存储系统的层次结构速度,容量,成本的统一第二节 半导体存储器一、半导体存储器的分类二、半导体存储器芯片的选用原则三、随机存取存储器RAM四、只读存储器ROM第三节 半导体存储器与CPU接口一.SRAM的接口特性二.SRAM与CPU的连接方法三.EPR0M的接口特性四.EPR0M与CPU的连接方法五.存储器片选控制方法六.存储器与CPU连接时应注意的问题习题:510，512，5-13 第一节 概 述一、存储器的分类按在系统中的地位主存储器：存放当前运行所需信息。速度快，容量小，价格高。辅助存储器：存放当前暂不参与
2、运行的文件、数据。容量大、价格低、速度慢。按存储介质磁存储器半导体存储器光存储器激光光盘存储器磁芯磁泡磁鼓磁带磁盘按信息存储方式内存储器外存储器随机存取存储器RAM只读存储器ROM顺序存取存储器SAM直接存取存储器DAM二、存储器的主要性能指标 1.存储容量 存储器可以容纳的二进制信息量，以存储单元的总位数表示，存储单元的总位数等于存储器的地址寄存器的编址数与存储字位数的乘积。2.存取时间TA(Access Time)：从启动一次存储器操作，到完成该操作所需时间。3.存储周期TMC（Memory Cycle)：启动两次独立的存储器操作之间所需的最小时间间隔。TMC反映了存储器的工作速度。4.可
3、靠性 用平均无故障时间MTBF来衡量5.性能/价格比三、存储系统的层次结构速度,容量,成本的统一CPU寄存器主存储器高速缓存Cache辅助存储器大容量存储器*主存辅存存储层次：通过软硬件结合，把主存与辅存统一成一个整体，形成主存辅存存储结构。解决容量与成本间的矛盾。辅助软硬设备主存辅存CacheCPU主存辅助硬件*Cache主存存储层次：在主存和CPU之间设置高速缓存，构成Cache主存存储层次，Cache由硬件来实现，要能跟得上CPU的要求。解决速度与成本间的矛盾价格，容量，速度，访问频度第二节 半导体存储器一、半导体存储器的分类半导体存储器的特点：*速度快，存取时间为ns 级；*集成度高*
4、非破坏性读出双极型（TTL）：速度快，功耗不大，集成度低单极型（MOS）：价格便宜，功耗低，集成度高半导体存储器RAMROMSRAM掩膜ROMPROMPROMEPROMEEPROMDRAMiRAM(组合RAM）片上带刷新逻辑的DRAMNVRAM（非易失性RAM）SRAMSAMFIFO（先进先出）用于队列电路和多级缓冲寄存器CCD(电荷耦合器件)以串行方式工作,存取时间与位置有关MBM(磁泡存储器）二、半导体存储器芯片的选用原则*RAM和ROM的选用 RAM的优点是读写方便，使用灵活；但断电后，信息丢失。在系统中用于存放正在执行的程序、数据，作为I/O数据缓冲存储器，堆栈以及存储系统配置和状态参
5、数的存储器。对于ROM，存储器中内容一经写入，在工作过程中就只能读出不能重写，掉电后内容不丢失，用于存放应用程序，常数表格。掩模ROM和PROM用于大批量生产的微机产品中；EPROM用于产品研制和小批量生产；EEPROM用于对数据、参数等有掉电保护要求的数据存储器；RAM则可根据微机应用系统的具体情况适当配置。微机系统中*SRAM和DRAM的选用*芯片型号的选用存取速度最好选与CPU时序相匹配的芯片；存储芯片的容量在满足存储器总容量的限度内，尽可能用集成度高，存储容量大的芯片以减轻系统负载，简化设计，缩小尺寸，减少成本，提高可靠性。SRAM状态稳定，接口简单，不需要刷新电路，用于小容量存储器系
6、统。DRAM集成度高，功耗小，价格低，常用于微机的主存。三、随机存取存储器RAM1.静态RAM的存储单元X地址译码线T5AT1T2T3T4T6BT7T8(I/O)(I/O)接Y 地址译码 器Vcc32*32=1024存储单元I/O电路地址反相器Y译码器输入输出电路控制电路驱动器地址反相器X译码器A0A1A2A3A4片选读/写A5 A6 A7 A8 A9I/O2.单管动态RAM的存储单元放大器CQ列选择信号数据输入输出行选择信号 动态RAM的基本存储单元是一个晶体管和一个电容，因而集成度高，成本低，耗电少，但它是利用电容存储电荷来保存信息的，电容通过MOS管的栅极和源极会慢慢放电而丢失信息，必须
7、定时对电容充电，称为刷新。在读操作时，先由行地址译码，使某行选择信号为高电平，该行上的管子导通，由放大器读取电容上的电压值，再由列地址译码，使某列选通。被行列均选通的基本单元允许驱动，并读出数据，读出数据后，再对原单元进行重写。3.动态RAM的结构 动态RAM是由存储体和DRAM控制器组成。DRAM控制器把CPU的的地址和控制信号转换成DRAM的工作信号。DRAM控制器逻辑框图如下：CPUDRAM地址多路器定时发生器刷新定时器仲裁电路数据缓冲器刷新地址计数器地址总线地址读/写CASRASWR把CPU的地址转换行地址和列地址，分两次送到DRAM中，实现DRAM地址的两次打入。完成对DRAM定时进
8、行刷新64次/秒提供刷新DRAM的的地址转换行地址和列地址确定存储器请求和刷新信号的优先权提供RAS，CAS，WE信号2164A0A7DinCASncWEVccGND2164 逻辑关系图DoutRAS4.动态RAM接口特性 Intel 2164是64K*1的DRAM芯片，内部有4个128*128基本存储电路矩阵。2164 逻辑关系如下：A0A7：地址线WE读写控制线；WE=0为写入，WE=1为读出RAS行选通信号；CAS列选通信号；Din 数据输入；Dout 数据输出；刷新时由一个行地址同时对4个存储矩阵的同一行（4*128=512）个单元进行刷新四、只读存储器ROM字地址译码器 字线 1字线
9、 2字线 3字线 4位线 1位线 3位线 4位线 2VccA0A1000110114*4位位MOS ROM图（字译码结构）图（字译码结构）*MOS只读存储器复合译码结构的复合译码结构的 MOS ROM图图X地址译码器A0A10131Y地址译码器A2A3A4A5A7 A8 A90131I/OI/OA6*EPROMN基体P+P+浮空多晶硅栅DSEPROM字 线位线P沟道沟道EPROM结构示意图结构示意图第三节 半导体存储器与CPU接口一.SRAM的接口特性 6116是2K*8位的SRAM，采用CMOS工艺制作，单一5V电源，额定功耗150mW，典型存取时间为200ns，双列直插式封装。6116IO
10、4VccA8A9WEOEA10CEIO7IO6IO5IO3IO2A7A6A5A4A3A2A1A0IO0IO1GND6116引脚排列图6116A0A10D0D7CEOEWEVccGND6116逻辑关系图CEOEWE工作方式010写入001读出1*未选通6116工作方式工作方式一.SRAM的接口特性 6264是8K*8位的SRAM，采用CMOS工艺制作，单一5V电源，额定功耗200mW，典型存取时间为200ns，双列直插式封装。6264D0D7CEOEWEVccGND6264逻辑关系图A0A136264工作方式工作方式CE1CE2OEWE工作方式1*未选通*0*未选通0111输出禁止0110写入0
11、101读出6264引脚排列图6264IO4VccA8A9WEOEA10CE1IO7IO6IO5IO3IO2A7A6A5A4A3A2A1A0IO0IO1GNDA12NCCE2A1162128:16K8位(14根地址线)62256:32K 8位(15根地址线)SRAM译码A0-AnD0-D7CEOEWEAB0-ABnDB0-DB7高位ABRDM/IOWRSRAM译码A0-AnD0-D7CEOEWEAB0-ABnDB0-DB7高位ABRDM/IOWR二.SRAM与CPU的连接方法*CPU的低位地址线、数据线、电源线与SRAM同名线直接相连；*CPU高位地址线经译码后驱动SRAM的片选信号（或与M/I
12、O组合形成片选信号）；*CPU控制线RD、WR、M/IO组合形成读写控制信号WE、OE。RAM与与CPU的连接的连接根据系统存储器设计的寻址范围要求，完成存储器芯片与根据系统存储器设计的寻址范围要求，完成存储器芯片与CPU总线连总线连接。接。例：用例：用6264二片，建立二片，建立08000H0BFFFH的的16K内存区内存区 AB 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 08000H 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 009FFFH 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1
13、 1 1 1 1 10A000H 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 00BFFFH 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 16264(1)6264(2)AB的连接的连接6264地址线地址线13根根存储器片内译码存储器片内译码系统片系统片选译码选译码A0A12D0D7CEWEOE6264(1)A0A12D0D7CEWEOE6264(2)ABCG2AG2BG1Y0Y1Y2Y3Y4Y5Y6Y7片选译码片选译码74LS138或A0A12D0D7A13A14A15MEMWMEMRA16A198088主控板主控板VCC三.EP
14、R0M的接口特性 2732是4K*8位的EPROM，单一5V电源，额定功耗650mW，典型存取时间为200ns，双列直插式封装。CEOE/VppVccGND2732A0A11D0D72732逻辑关系图CEOE/VppVcc工作方式00+5V读出01+5V输出禁止0+25V+5V编程00+5V编程校验2732引脚排列图2732IO4VccA8A9A11OE/VppA10CEIO7IO6IO5IO3IO2A7A6A5A4A3A2A1A0IO0IO1GND三.EPR0M的接口特性27128IO4VccA8A9PGMOEA10CEIO7IO6IO5IO3IO2A7A6A5A4A3A2A1A0IO0IO
15、1GNDA12VppA13A11 27128是16K*8位的EPROM，单一5V电源，最大存取时间为250ns，双列直插式28脚封装，引脚与2764兼容。CE OE PGMVppVcc工作方式001+5V+5V读出011+5V+5V输出禁止010+25V+5V编程001+25V+5V编程校验输出缓冲I/O 门存储矩阵X译码Y译码控制逻辑输出D0D7OEPGMCE地址输入四.EPR0M与CPU的连接方法*CPU的低位地址线、数据线、电源线与EPROM同名线直接相连；*CPU高位地址线经译码后驱动片选信号（或与M/IO组合形成片选信号）；*CPU控制线RD、M/IO组合形成读写控制信号OE；*编程
16、电源通常由开关控制。EPROM译码A0-AnD0-D7CEOEAB0-ABnDB0-DB7高位ABRDM/IOEPROM译码A0-AnD0-D7CEOEAB0-ABnDB0-DB7高位ABRDM/IOEPROM与CPU的连接方法五.存储器片选控制方法*线选法 将低位地址线直接接片内地址外，将余下的高位地址线分别作为每个芯片的片选控制信号。注：每次寻址时，注：每次寻址时，只能有一根片选只能有一根片选线有效（低电线有效（低电平），以保证每平），以保证每次只选中一个芯次只选中一个芯片。片。线选法连接简单，无需译码电路；但地址不连续空间利用率低。空闲地址线为“0”或“1”均可，这就会出现一个存储器占用
17、几个地址空间的情况。ROM（2）CSROM（1）CSRAM（1）CSRAM（2）CSRAM（3）CSA10A0A11A12A13A14A1507800H07FFFH0B800H0BFFFH0D800H0DFFFH0E800H0EFFFH0F000H0F7FFH注：高位地址线可与注：高位地址线可与IO/M配合形成片选信号配合形成片选信号五.存储器片选控制方法74LS138VccY0Y1Y2Y3Y4Y5Y6 A B C G2A G2B G1 Y7GNDG1G2AG2BCBAY7Y6Y5Y4Y3Y2Y1Y010000011111110100001111111011000101111101110001
18、1111101111001001110111110010111011111100110101111111001110111111174LS138功能表*全译码法 这种方法除了将低位地址线直接连至各芯片的地址线外，余下的高位地址线全部参与译码，译码输出作为各芯片的片选信号。该法使得存储芯片中的任一单元都有唯一的确定地址，常用的译码器为74LS138。例：试采用全译码法扩展64KB的程序存储器和16KB的数据存储器。ROM（1）CE OEROM（2）CE OEROM（3）CE OEROM（4）CE OERAM（1）WECE OERAM（2）WECE OEA0A13A0 A12D0 D7&WRRDM
19、/IOA Y0B Y1C Y2G1 Y3G2A Y4G2B Y5&A14A15A16A17A18A19A13地址范围计算A19 A18 A17 A16 A15 A14 A13 A12 A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 1 1 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 0 0 0 1
20、 0 0 1 1 1G2B G2A G1 C B A00000H03FFFH04000H07FFFH08000H0BFFFH0C000H0FFFFH10000H11FFFH12000H13FFFH*部分译码法：部分高位地址线参与片选译码，部分译码同样有地址重叠。ROM（1）CE OEROM（2）CE OEROM（3）CE OEROM（4）CE OERAM（1）WECE OERAM（2）WECE OEA0A13A0 A12D0 D7WRRDA Y0B Y1C Y2G1 Y3G2A Y4G2B Y5&A14A15A16A17A18A13M/IO注：控制注：控制信号信号M/IO控制译码控制译码器的使
21、能器的使能端。端。地址范围计算A19 A18 A17 A16 A15 A14 A13 A12 A0 *0 1 0 0 0 0 0 0 *0 1 0 0 0 1 1 1 *0 1 0 0 1 0 0 0 *0 1 0 0 1 1 1 1 *0 1 0 1 0 0 0 0 *0 1 0 1 0 1 1 1 *0 1 0 1 1 0 0 0 *0 1 0 1 1 1 1 1 *0 1 1 0 0 0 0 0 *0 1 1 0 0 0 1 1 *0 1 1 0 0 1 0 0 *0 1 1 0 0 1 1 1G2B G2A G1 C B A20000H23FFFH24000H27FFFH28000H2
22、BFFFH2C000H2FFFFH30000H31FFFH32000H33FFFHROM、RAM与CPU的连接根据系统存储器设计的寻址范围要求，完成存储器芯片与CPU总线连接。例：用27128一片，建立00000H03FFFH的16K内存区 用 6264一片，建立08000H09FFFH的 8K内存区AB的连接 AB 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 00000H 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 003FFFH 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1
23、 108000H 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 009FFFH 0 0 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 12712862646264地址线13根存储器片内译码系统片选译码27128地址线14根存储器片内译码A0A12D0D7CEWEOE 6264A0A13D0D7CEPGMOE27128ABCE1E2E3Y0Y1Y2Y3Y4Y5Y6Y7片选译码片选译码74LS138A0A13D0D7A13A14A15MEMWMEMRA16A198088主控板主控板或VCCVCC与六.存储器与CPU连接时应注意的问题*CPU总线的
24、负载能力问题通常CPU总线的负载能力为一个TTL器件或20个MOS器件。单向总线驱动器有74LS244，367，Intel8282;双向总线驱动器有74LS245，Intel8286，8287。*CPU的时序和存储器芯片的存取速度的配合问题数据输出片选地址tRCtAtCO数据稳定T1T2T3T4CLKIO/M1=IO0=MA19/S6-A16/S3A19-A16S6-S3A15-18AD7-AD0A7-A0DATA INALERDDT/RDENtA读取时间；tCO片选有效到数据稳定的时间。当CPU进行存储器读操作时，要求从地址稳定在地址线上到CPU采样数据的时间大于芯片的tA，且要求RD使得CE从开始有效到CPU取走数据的时间大于芯片的tCO，数据才能稳定的输出。否则CPU必须在T3周期后插入等待周期TW。
