1、2.1 组合逻辑分析组合逻辑分析 2.2 组合逻辑设计组合逻辑设计 2.3 组合逻辑电路的等价变换组合逻辑电路的等价变换 2.4 数据选择器与分配器数据选择器与分配器 2.5 译码器和编码器译码器和编码器 2.6 数据比较器和加法器数据比较器和加法器 2.7 奇偶校验器奇偶校验器 第二章第二章 组合逻辑组合逻辑 返回目录 2.1 组合逻辑分析组合逻辑分析 2.1.1 逐级电平推导法逐级电平推导法 2.1.2 列写布尔表达式法列写布尔表达式法 2.1.3 数字波形图分析法数字波形图分析法 2.1.4 列写逻辑电路真值表法列写逻辑电路真值表法 2.1.5 组合逻辑中的竞争冒险组合逻辑中的竞争冒险
2、F=A A=1 但是由于逻辑门是有延迟的： 图b：出现了错误。 图c：没有出错。 课堂作业2.1 分析图2.6的竞争冒险现象，画 出出错时候的波形。 图2.7 修改逻辑设计 可以用卡诺图设计吗？可以用卡诺图设计吗？ 课堂作业2.2 说明如何用卡诺图帮助修改图2.7的逻辑设 计。 2.2 组合逻辑设计 2.2.1 组合逻辑设计步骤组合逻辑设计步骤 2.2.2 逻辑问题的描述逻辑问题的描述 2.2.3 利用任意项的逻辑设计利用任意项的逻辑设计 课堂作业：用卡诺图化简。 2.3 组合逻辑电路的等价变换 2.3.1 狄摩根定理的应用狄摩根定理的应用 2.3.2 与非门、或非门作为通用元件与非门、或非门
3、作为通用元件 2.3.3 利用与非门非或门进行等价变换利用与非门非或门进行等价变换 2.3.4 逻辑函数的“与或非”门实现逻辑函数的“与或非”门实现 与非门具有函数完备性，因此其他的逻辑功 能（与、非等）都可以仅用与非门来实现。 一个完整的处理器可以只用与非门制作出来 。 用DNA和细菌组装的可模块化逻辑门 原文 下载 英国科学家使用细菌和基因手段，通过对一 种无害的大肠杆菌进行基因改造，制造出了 用于制造计算设备的基础元件逻辑门。 这种可模块化的新型“生物逻辑门”标志着 朝最终制造出生物计算机迈进了一大步。 科学家使用已经被修改过的DNA来对肠道内 常见的大肠杆菌进行重新编程，让其在受到 化
4、学物质的刺激时，能用蛋白质等作为输入 信息和输出信息，完成逻辑运算，从而具有 与当前计算机所用电路逻辑门类似的信息处 理能力。他们研制出了一类“AND（与）门 ”，也制造出了一类“NOT（非）门”，并 将两者结合在一起制造出了更复杂的“与非 门”。 常用组合逻辑电路常用组合逻辑电路 常用的组合逻辑电路有编码器、常用的组合逻辑电路有编码器、 译码器、数据选择器、数据分配译码器、数据选择器、数据分配 器、加法器、比较器、算术逻辑器、加法器、比较器、算术逻辑 单元等。单元等。 2.4 数据选择器与分配器 2.4.1 数据选择器数据选择器 2.4.2 数据分配器数据分配器 数据选择器原理数据选择器原理
5、 A1A0 D0 D1 D2 D3 S F 74LS*中的“74“ “LS“分别代表什么 “74”指的是商用器件，“54”是军用的，它们的适用温 度范围不同，军用的范围大。商用：0 70；军用：- 55125。 2000年，高瞻把美国管制的军品出口到中国，获利 50万美元。这些产品是486军用芯片，高瞻以440美 元/片的价格买入，然后以6700美元/片的价格卖给 中国南京电子技术研究所80个。南京电子技术研究 所是专门研制最先进雷达系统的政府军工企业。（ 高瞻的传奇：因台湾间谍罪在中国被捕，被中国判刑10年， 美国施压，中国放她去了美国。结果美国发现高瞻走私军品 ，也判她间谍罪，想遣返回中国
6、，但是没有成功。高瞻至今 还在美国的监狱里。） 奇怪的军品 二战中美国政府制造的FP-45解放者手枪 1XmTTCb8J3S3HGYwO95DfKHn_aAWr 装配一把“解放者”手枪的时间是10秒。制造费用极低，每把为2.10美元 。 课堂作业2.3 根据表2.5写出 输出函数Y的表达式。 课堂作业2.4 如果要实现两变量的逻辑函数，是否可以 用数据选择器实现。（提示：输出是Y，变 量是S0、S1。当D0、D1、D2、D3如何取值时 ，可以实现两变量的逻辑组合？） 如果要实现3变量的逻辑函数，是否可以用 八选一数据选择器实现？ 开关开关K受地址输入受地址输入A、B控制，将数据控制，将数据D分
7、配分配 到选定的通道中去。例如，到选定的通道中去。例如，AB=01时，将时，将D送送 到到W1通道。通道。 数据分配器的原理示意图数据分配器的原理示意图 课堂作业2.5 根据表2.6，写出数据分配器的输出函数表达 式 主要目的是：远距离传输。用一根线远距离 传输8路信号。 2.5 译码器和编码器 2.5.1 译码器译码器 2.5.2 编码器编码器 译码译码是是编码编码的逆过程。的逆过程。 将表示特定意义信息的将表示特定意义信息的 二进制代码翻译出来。二进制代码翻译出来。 实现译码功能的电路实现译码功能的电路 常用译常用译 码电路码电路 二进制译码器二进制译码器 二二 - - 十进制译码器十进制
8、译码器 数码显示译码器数码显示译码器 译码器译码器( (即即 Decoder) ) 二进制二进制 编码编码 与输入编与输入编 码对应的码对应的 特定信息特定信息 译译 码码 器器 74138的真值表的真值表 11111111 11111111 01111111 10111111 11011111 11101111 11110111 11111011 11111101 11111110 000 001 010 011 100 101 110 111 数据输入数据输入 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 使能输入使能输入 译码输出译码输出 Y0 Y1 Y2 Y3
9、 Y4 Y5 Y6 Y7 D2 D1 D0 G1 G2+G3 76543210 mmmmmmmY 译码器的应用译码器的应用 CPU需要需要访问一段存储空间。访问一段存储空间。CPUCPU知道它们的地知道它们的地 址，可以用译码器对应到某个存储空间。址，可以用译码器对应到某个存储空间。 译码：译码： 000000：存储空间：存储空间1 1 001001：存储空间：存储空间2 2 010010：存储空间：存储空间3 3 存储空间存储空间1 存储空间存储空间2 存储空间存储空间3 存储空间存储空间4 存储空间存储空间5 译译 码码 器器 cpu 三位地址线三位地址线 7654 3210 mmmm m
10、mmY 00 01 0 1 D2D1 D0 11 10 1 1 1 1 1 1 1 0120 DDDY 课堂作业2.6 写出74LS138的输出逻辑表达式 76543210 mmmmmmmY 0120 DDDY 半导体数码管半导体数码管 编码器的概念与类型编码器的概念与类型 编码编码 将具有特定含义的信息编将具有特定含义的信息编 成相应二进制代码的过程。成相应二进制代码的过程。 实现编码功能的电路实现编码功能的电路 编码器编码器 二进制编码器二进制编码器 二二- -十进制编码器十进制编码器 优先编码器优先编码器 编码器编码器( (即即Encoder) ) 被编被编 信号信号 二进制二进制 代码
11、代码 编编 码码 器器 （特定含义：规则、顺序）（特定含义：规则、顺序） 二进制代码二进制代码 某种代码某种代码 译译 码码 编编 码码 译码器译码器 编码器编码器 优先编码器允许同时在几个输入端加入有效输入优先编码器允许同时在几个输入端加入有效输入 信号，但电路只对其中优先级别最高的输入信号信号，但电路只对其中优先级别最高的输入信号 进行编码，而不理睬级别低的信号。进行编码，而不理睬级别低的信号。 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0
12、0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 EO D2 D1 D0 I0 I1 I2 I3 I4 I5 I6 I7 EI 输输 出出 输输 入入 74148的真值表的真值表 二进制优先编码器二进制优先编码器 2.6 数据比较器和加法器 2.6.1 数据比较器数据比较器 2.6.2 加法器加法器 比较原理比较原理 比较两个二进制数的大小要从最高位开比较两个二进制数的大小要从最高位开 始比较直至最低位始比较直至最低位。 如 对 于如 对 于 A=A3A2A1A0和
13、和 B=B3B2B1B0， 若若 A3B3，以下各位不必比较以下各位不必比较，就可判断就可判断 AB，反之反之，若若A3B3，则则AB； 若若A3=B3，则比较则比较A2和和B2的关系的关系，直至直至 最低位最低位，从而可以确定从而可以确定A和和B的关系；的关系； 只有只有A和和B各位都相等才有各位都相等才有A=B。 )(Y 22333333 babababa BA 课堂作业2.7 写出74HC85的逻辑表达式：把以下表达式补 充完整： )(Y 22333333 babababa BA 串行进位并行加法器的逻辑图。串行进位并行加法器的逻辑图。 CI CO B3A3C3 3 C4 4 S3 CI
14、 CO B2A2C2 2 C3 S2 CI CO B1A1C1 C2 S1 CI CO B0A0C0 0= =0 0 C1 S0 串行进位并行加法器 串行进位加法器的优点是：电路简单、串行进位加法器的优点是：电路简单、 连线方便。连线方便。 缺点是：高位的运算必须缺点是：高位的运算必须要等要等到低位运到低位运 算完毕后，有一个进位送上来才能作高位的算完毕后，有一个进位送上来才能作高位的 运算。因此运算速度非常慢。如果每通过一运算。因此运算速度非常慢。如果每通过一 个全加器产生二级门的延迟，那么总延时是个全加器产生二级门的延迟，那么总延时是8 8 级。级。 计算机的运算必须在一个节拍内完成，计算
15、机的运算必须在一个节拍内完成， 那么一个节拍的时间必须大于最长的传输延那么一个节拍的时间必须大于最长的传输延 迟时间。迟时间。 超前进位并行加法器超前进位并行加法器 超前进位并行加法器采用超前进位超前进位并行加法器采用超前进位（并并 行进位行进位）的方法的方法，能够先判断出各位的能够先判断出各位的 进位是进位是0还是还是1，因此四个全加器可同时因此四个全加器可同时 相加相加，从而提高了运算速度从而提高了运算速度。 利用先行进位电路，在输入了所有的加数和被利用先行进位电路，在输入了所有的加数和被 加数后，直接产生进位信息并送入各全加器中。加数后，直接产生进位信息并送入各全加器中。 由全加器第由全
16、加器第i i位的进位公式得知：位的进位公式得知： 所以：所以： 110111 BACBAC ii1iiii BAC)BA(C 221222 BACBAC 设设: : 则：则： iiiiii BAG),B(AP 101 GCC 1 P 2120122 GGPCPPP 212 GCC 其中没有进位。后一级不其中没有进位。后一级不 需要前一级的计算结果。需要前一级的计算结果。 1、一篇、一篇1979年的老文章，其中所讲的加年的老文章，其中所讲的加 法器的原理，就是先行进位。法器的原理，就是先行进位。 A Regular Layout for Parallel Adders http:/studies
17、.ac.upc.edu/FIB/DBVLSI/Referencia/rpb060.pdf 2、现代设计：、现代设计：64位位1.47GHz高性能整数加高性能整数加 法器的研究与设计法器的研究与设计 2.7 奇偶校验器 2.7.1 奇偶校验的基本原理奇偶校验的基本原理 2.7.2 具有奇偶校验的数据传输具有奇偶校验的数据传输 奇偶校验的基本原理奇偶校验的基本原理 发送端发送端接收端接收端 信息码信息码传输码传输码 监督码监督码 报警报警 奇偶奇偶 发生器发生器 奇偶奇偶 校验器校验器 校验正确校验正确 命令接收命令接收 校验出错校验出错 报警报警 3 3 3 3 3 3 3 3 4 4 1 11
18、 1 图图3-46 奇偶校验原理框图奇偶校验原理框图 奇偶校验的基本奇偶校验的基本 方法就是在待发方法就是在待发 送的有效数据位送的有效数据位 之外再增加一位之外再增加一位 奇偶校验位奇偶校验位(又称又称 监督码监督码)。 利用这一位将待发利用这一位将待发 送的数据代码中含送的数据代码中含1 的个数补成奇数的个数补成奇数(当当 采用奇校验采用奇校验)或者补或者补 成偶数成偶数(当采用偶校当采用偶校 验验)，形成传输码。，形成传输码。 在接收端通过检在接收端通过检 查接收到的传输码查接收到的传输码 中中1的个数的奇偶的个数的奇偶 性判断传输过程中性判断传输过程中 是否有误传现象。是否有误传现象。
19、 传输正确则向传输正确则向 接收端发出接收接收端发出接收 命令，否则拒绝命令，否则拒绝 接收或发出报警接收或发出报警 信号。信号。 产生奇偶校验位产生奇偶校验位 （监督码）（监督码） 判断传输码中含判断传输码中含 1的个数奇偶性的个数奇偶性 奇偶校验的编码表奇偶校验的编码表 1 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0 1 1 1 1 0 0 1 0 1 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 WOD A B C WOD A B C 传输码传输码 监督码监督码
20、发送码发送码 奇校验奇校验 CBA CBACBA CABCBABCACBAW )()( OD 三位二进制码的奇校验系统联接方式三位二进制码的奇校验系统联接方式 CBAW OD1ODOD2 WCBAW 双向奇偶校验 例： 1010101 1010111 1110100 0101110 1101001 0011010 作业作业 作业不要抄题目，写题号就可以了。作业不要抄题目，写题号就可以了。 画图用直尺铅笔。画图用直尺铅笔。 P62 2，5，7，9 ，10，13，15，19 作业作业2 阅读阅读64位位1.47GHz高性能整数加法器高性能整数加法器 的研究与设计的研究与设计。 想看的联系我。想看的联系我。 第1章作业 p37 第10题
