1、六章时序逻辑电路六章时序逻辑电路一、分析时序逻辑电路的一般步骤一、分析时序逻辑电路的一般步骤 1 1由逻辑图写出下列各逻辑方程式：由逻辑图写出下列各逻辑方程式：（1 1）各触发器的时钟方程。）各触发器的时钟方程。（2 2）时序电路的输出方程。）时序电路的输出方程。（3 3）各触发器的驱动方程。）各触发器的驱动方程。2 2将驱动方程代入相应触发器的特性方程，求得时序逻辑电路将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。的状态方程。3 3根据状态方程和输出方程，列出该时序电路的状态表，画出根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。状态图或时序图。4根据电
2、路的状态表或状态图说明给定时序逻辑电路的逻辑功根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。能。6.2 6.2 时序逻辑电路的一般分析方法时序逻辑电路的一般分析方法输出方程：输出方程：各触发器的驱动方程：各触发器的驱动方程：（3）作状态转换表。）作状态转换表。（2）将各驱动方程代入）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：触发器的特性方程，得各触发器的次态方程：1111nnQDQnnQDQ0010（CP由由01时此式有效）时此式有效）（Q0由由01时此式有效）时此式有效）（4）作状态转换图、时序图。）作状态转换图、时序图。（5 5）逻辑功能分析）逻辑功能分析 由状态
3、图可知：该电路一共有由状态图可知：该电路一共有4个状态个状态00、01、10、11，在时，在时钟脉冲作用下，按照减钟脉冲作用下，按照减1规律循环变化，所以是一个规律循环变化，所以是一个4进制减进制减法计数器，法计数器，Z是借位信号。是借位信号。Q/0/0/110111000Q/001Z1QCPQ0计数器计数器用以统计输入脉冲用以统计输入脉冲CPCP个数的电路。个数的电路。6.3 6.3 计数器计数器计数器的分类：计数器的分类：（2 2）按数字的增减趋势可分为加法计数器、减）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。法计数器和可逆计数器。（1 1）按计数进制可分为二进制计数器和非
4、二进）按计数进制可分为二进制计数器和非二进制计数器。制计数器。非二进制计数器中最典型的是十进制计数器。非二进制计数器中最典型的是十进制计数器。（3 3）按计数器中触发器翻转是否与计数脉冲同）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。步分为同步计数器和异步计数器。一、二进制计数器一、二进制计数器1 1二进制异步计数器二进制异步计数器 （1 1）二进制异步加法计数器（）二进制异步加法计数器（4 4位）位）工作原理：工作原理：4个个JK触发器都接成触发器都接成T触发器。触发器。每当每当Q2由由1变变0，FF3向相反的状态翻转一次。向相反的状态翻转一次。每来一个每来一个CP的下
5、降沿时，的下降沿时，FF0向相反的状态翻转一次；向相反的状态翻转一次；每当每当Q0由由1变变0，FF1向相反的状态翻转一次；向相反的状态翻转一次；每当每当Q1由由1变变0，FF2向相反的状态翻转一次；向相反的状态翻转一次；1J1KC12Q1QCPFF3R1KFF21JC1R1KFF1Q1J0C1RR0FF1JC11KQ31CR计数脉冲清零脉冲QQQQ用用“观察法观察法”作出该电路的时序波形图和状态图。作出该电路的时序波形图和状态图。由时序图可以看出，由时序图可以看出，Q0 0、Ql、Q2 2、Q3 3的周期分别是计数脉冲的周期分别是计数脉冲(CP)周周期的期的2 2倍、倍、4 4倍、倍、8 8
6、倍、倍、1616倍，因而计数器也可作为分频器。倍，因而计数器也可作为分频器。CPQ0Q1Q2Q3（2 2）二进制异步减法计数器）二进制异步减法计数器用用4 4个上升沿触发的个上升沿触发的D触发器组成的触发器组成的4 4位异步二进制减法计数器。位异步二进制减法计数器。工作原理工作原理：D触发器也都接成触发器也都接成T触发器。触发器。由于是上升沿触发，则应将低位触发器的由于是上升沿触发，则应将低位触发器的Q端与相邻高位触发器的端与相邻高位触发器的时钟脉冲输入端相连，即从时钟脉冲输入端相连，即从Q端取借位信号。端取借位信号。它也同样具有分频作用。它也同样具有分频作用。C1CPFF31DQ3计数脉冲Q
7、RQ31DQQ22FFC1R2Q1DQQ11FFC1R1Q1DQQ00FFC1R0Q清零脉冲CR二进制异步减法计数器的二进制异步减法计数器的时序波形图和状态图。时序波形图和状态图。在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。为了提高计数速度，可采用同步计数器。为了提高计数速度，可采用同步计数器。231 0QQQ Q00001111111011011100101110011010100001
8、11011001010100001100100001CPQ0Q1Q2Q32 2二进制同步计数器二进制同步计数器（1 1）二进制同步加法计数器）二进制同步加法计数器由于该计数器的翻转规律性较强，只需用由于该计数器的翻转规律性较强，只需用“观察法观察法”就可设计出电路：就可设计出电路：因为是因为是“同步同步”方式，方式，所以将所有触发器的所以将所有触发器的CPCP端连在一起，接计端连在一起，接计数脉冲。数脉冲。然后分析状态图，然后分析状态图，选择适当的选择适当的JKJK信号。信号。1KR3FFC1Q1JRFFQC1C12FFC1CP1RQQ0&21KFF&3清零脉冲1JQ&计数脉冲RQ&1KQ1J
9、11J1KQ0CR分析状态图可见：分析状态图可见：FF0 0：每来一个：每来一个CP，向相反的状态翻转一次。所以选向相反的状态翻转一次。所以选J0 0=K0 0=1=1。FF1 1：当：当Q0 0=1=1时，来一个时，来一个CP，向相反的状态翻转一次。所以选向相反的状态翻转一次。所以选J1 1=K1 1=Q0 0 。FF2 2：当：当Q0 0Q1 1=1=1时，时，来一个来一个CP，向相反的状态翻转一次。所以选向相反的状态翻转一次。所以选J2 2=K2 2=Q0 0Q1 1FF3 3：当当Q0 0Q1 1Q3 3=1=1时，时，来一个来一个CP，向相反的状态翻转一次。所向相反的状态翻转一次。所
10、以选以选J3 3=K3 3=Q0 0Q1 1Q3 31（2 2）二进制同步减法计数器）二进制同步减法计数器分析分析4 4位二进制同步减法计数器的状态表，很容易看出，只要将位二进制同步减法计数器的状态表，很容易看出，只要将各触发器的驱动方程改为：各触发器的驱动方程改为：将加法计数器和减法计数器合并起来，并引入一加将加法计数器和减法计数器合并起来，并引入一加/减控制信号减控制信号X便构成便构成4 4位二进制同步可逆计数器，各触发器的驱动方程为：位二进制同步可逆计数器，各触发器的驱动方程为：就构成了就构成了4 4位二进制同步减法计数器。位二进制同步减法计数器。w（3 3）二进制同步可逆计数器）二进制
11、同步可逆计数器当控制信号当控制信号X=1时，时，FF1FF3中的各中的各J、K端分别与低位各触发端分别与低位各触发器的器的Q端相连，作加法计数。端相连，作加法计数。作出二进制同步可逆计数器的逻辑图：作出二进制同步可逆计数器的逻辑图：当控制信号当控制信号X=0时，时，FF1FF3中的各中的各J、K端分别与低位各触发器的端分别与低位各触发器的端相连，作减法计数。端相连，作减法计数。实现了可逆计数器的功能。实现了可逆计数器的功能。QR02Q11JQCRRQFF清零脉冲FFC10C11K1K计数脉冲1K1QC12RCPQ1J1FF1J1J1KQR3C1FF3Q&111X 加/减控制信号Q3 3集成二进
12、制计数器举例集成二进制计数器举例 （1 1）4 4位二进制同步加法计数器位二进制同步加法计数器7416174161RC1&Q1J1K&13Q&Q&RC11J1K&12Q&Q&RC11J1K&11Q&Q&RC11J1K&10Q0D1&1EPET11D2D3DCPLDRDRCO 异步清零。异步清零。w7416174161具有以下功能：具有以下功能：计数。计数。同步并行预置数。同步并行预置数。RCO为进位输出端。为进位输出端。保持。保持。41235671516CPD0D1D2GNDQ3Q2Q1Vcc74161891011121413RD3DDLEPETQ0RCOQCPQ0Q21Q3LDRDDD0D2
13、1D3EPETRCO121314150120清零异步同步置数加法计数保持（2）4位二进制同步可逆计数器位二进制同步可逆计数器74191LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q7419141235671516Vcc741918910111214133D0Q1GNDD1EN D/UQ3Q2QD2LDMAX/MINRCOCP0D二、非二进制计数器二、非二进制计数器N进制计数器又称模进制计数器又称模N计数器。计数器。当当N=2n时，就是前面讨论的时，就是前面讨论的n位二进制计数器；位二进制计数器；当当N2n时，为非二进制计数器。非二进制计数时，为非二进制计数器。非二进制计
14、数器中最常用的是十进制计数器。器中最常用的是十进制计数器。1 1 84218421BCD码同步十进制加法计数器码同步十进制加法计数器QQ1KR1J2QC10C111JFFRQ计数脉冲清零脉冲CR0Q1JRFFQ11KC13FF1KRFFC1CP2Q1Q1K1J3&用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。（1）写出驱动方程：）写出驱动方程：10J10KnnQQJ031nQK01nnQQJ012nnQQK012nnnQQQJ0123n03QK 然后将各驱动方程代入然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：触发
15、器的特性方程，得各触发器的次态方程：（2）转换成次态方程：）转换成次态方程：先写出先写出JK触发器的特性方程触发器的特性方程nnQQJ03110J10KnQK01nnQQJ012nnQQK012nnnQQQJ0123n03QK nnnQKQJQ1nnnnQQKQJQ0000010nnnnnnnnQQQQQQKQJQ10103111111nnnnnnnnnQQQQQQQKQJQ201201222212nnnnnnnnnQQQQQQQKQJQ303012333313（3）作状态转换表。）作状态转换表。设初态为设初态为Q3 3Q2 2Q1 1Q0 0=0000=0000，代入次态方程进行计算，代入次
16、态方程进行计算，得状态转换表如表得状态转换表如表6.3.56.3.5所示。所示。（4 4）作状态图及时序图。）作状态图及时序图。2310QQQ Q0000100001000011000100101001010101100111CPQ0Q1Q2Q312345678910（5）检查电路能否自启动）检查电路能否自启动 用同样的分析的方法分别求出用同样的分析的方法分别求出6种无效状态下的次态，得到完整的种无效状态下的次态，得到完整的状态转换图。可见，该计数器能够自启动。状态转换图。可见，该计数器能够自启动。由于电路中有由于电路中有4个触发器，它们的状态组合共有个触发器，它们的状态组合共有16种。而在种
17、。而在8421BCD码计数器中只用了码计数器中只用了10种，称为有效状态。其余种，称为有效状态。其余6种状态种状态称为无效状态。称为无效状态。当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有用下，最终进入有效状态，我们就称该电路具有自启动自启动能力能力。231 0QQQ Q0000100001000011000100101001010101100111101010111101110011111110有效循环28421BCD码异步十进制加法计数器码异步十进制加法计数器CP2 2=Q1 1
18、 （当（当FF1 1的的Q1 1由由1010时，时，Q2 2才可能改变状态。）才可能改变状态。）用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：（1 1）写出各逻辑方程式。）写出各逻辑方程式。时钟方程：时钟方程：CP0 0=CP （时钟脉冲源的下降沿触发。）（时钟脉冲源的下降沿触发。）CP1 1=Q0 0 （当（当FF0 0的的Q0 0由由1010时，时，Q1 1才可能改变状态。才可能改变状态。)CP3 3=Q0 0 （当（当FF0 0的的Q0 0由由1010时，时，Q3 3才可能改变状态才可能改变状态)1J1KC12Q1QCPFF3
19、R1KFF21JC1R1KFF1Q1J0C1RR0FF1JC11KQ31CR计数脉冲清零脉冲QQQQ&1J1KC12Q1QCPFF3R1KFF21JC1R1KFF1Q1J0C1RR0FF1JC11KQ31CR计数脉冲清零脉冲QQQQ&各触发器的驱动方程：各触发器的驱动方程：10J10KnQJ3111K12J12KnnQQJ12313K（2）将各驱动方程代入）将各驱动方程代入JK触发器的特性方程，得各触发触发器的特性方程，得各触发器的次态方程：器的次态方程：10J10KnQJ3111K12J12KnnQQJ12313KnnnnQQKQJQ0000010（CP由10时此式有效）nnnnnQQQKQ
20、JQ13111111（Q0由10时此式有效）nnnnQQKQJQ2222212（Q1由10时此式有效）nnnnnnQQQQKQJQ312333313（Q0由10时此式有效）（3）作状态转换表。）作状态转换表。设初态为设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表。，代入次态方程进行计算，得状态转换表。3 3集成十进制计数器举例集成十进制计数器举例（1 1）84218421BCD码同步加法计数器码同步加法计数器74160741603Q2QETCP0D1D2D3DRCO1Q0Q7416041235671516CPD0D1D2GNDQ3Q2Q1Vcc7416089101112
21、1413RD3DDLEPETQ0RCOEPRDDL（2 2）二）二五五十进制异步加法计数器十进制异步加法计数器7429074290二进制计数器的时钟输入端为二进制计数器的时钟输入端为CP1 1，输出端为，输出端为Q0 0；五进制计数器的时钟输入端为五进制计数器的时钟输入端为CP2 2，输出端为，输出端为Q1 1、Q2 2、Q3 3。7429074290包含一个独立的包含一个独立的1 1位二进制计数器和一个独立的异步五进制计数器。位二进制计数器和一个独立的异步五进制计数器。如果将如果将Q0 0与与CP2 2相连，相连，CP1 1作时钟脉冲输入端，作时钟脉冲输入端，Q0 0Q3 3作输出端，则作输
22、出端，则为为84218421BCD码十进制计数器。码十进制计数器。RQC1C1RQC11KCPR1K1J1J1J1J1KQ1KRC1Q&SS&3Q0Q1QQ220(1)R0(2)R9(1)R9(2)1CPR 7429074290的功能：的功能：异步清零。异步清零。计数。计数。异步置数（置异步置数（置9 9）。）。4123567891011121314GNDVcc74LS2909(1)NC9(2)NC0(1)0(2)21Q3Q0Q1Q2CPCPRRRR三、集成计数器的应用三、集成计数器的应用（1 1）同步级联。）同步级联。例：用两片例：用两片4 4位二进制加法计数器位二进制加法计数器741617
23、4161采用同步级联方式构成的采用同步级联方式构成的8 8位位二进制同步加法计数器，模为二进制同步加法计数器，模为161616=25616=256。1 1计数器的级联计数器的级联3Q2QETCP0D1D2D3DRCO1Q0Q74161(1)EPRDDLD13DD3DCPQ Q00RCO74161(2)L21ETQDQR2DEP111计数脉冲清零脉冲0132Q Q Q Q4576Q Q Q Q（2 2）异步级联）异步级联 例：用两片例：用两片74191采用异步级联方式构成采用异步级联方式构成8位二进制位二进制异步可逆计数器。异步可逆计数器。LD3Q2QD/UENCP0D1D2D3DRCOMAX/
24、MIN1Q0Q74191(2)LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q74191(1)计数脉冲D/UENL0132Q Q Q QQ6Q7Q4Q5D（3）用计数器的输出端作进位）用计数器的输出端作进位/借位端借位端有的集成计数器没有进位有的集成计数器没有进位/借位输出端，这时可根据具体情况，借位输出端，这时可根据具体情况，用计数器的输出信号用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位产生一个进位/借位。借位。例：如用两片例：如用两片74290采用异步级联方式组成的二位采用异步级联方式组成的二位8421BCD码十进码十进制加法计数器。制加法计数器。模为模为10
25、10=1003Q2Q1Q0Q74290(1)CP1CP2R0(2)R0(1)R9(1)9(2)RQ0Q12QQ374290(2)CP1CP20(2)RR0(1)9(1)RR9(2)计数脉冲置数脉冲清零脉冲个位输出十位输出01Q2QQ3Q01Q2QQ3Q2 2组成任意进制计数器组成任意进制计数器（1）异步清零法）异步清零法 异步清零法适用于具有异步清零端的集成计数器。异步清零法适用于具有异步清零端的集成计数器。例：用集成计数器例：用集成计数器74160和与非门组成的和与非门组成的6进制计数器。进制计数器。QDQ1074160Q32Q3DETQ10Q211CPLD31DQEPQ计数脉冲RCO20D
26、RD&Q0Q0000Q00010100001100102100101100101100010111Q3EWB举例举例（2）同步清零法）同步清零法同步清零法适用于具有同步清零端的集成计数器。同步清零法适用于具有同步清零端的集成计数器。例：用集成计数器例：用集成计数器74163和与非门组成的和与非门组成的6进制计数器。进制计数器。QDRETEP74163DRCO33QD211QL010QDCPDD1计数脉冲2&0132Q Q Q Q3Q0010000000011Q0001Q1Q010020101EWB举例举例（3）异步预置数法）异步预置数法异步预置数法适用于具有异步预置端的集成计数器。异步预置数法
27、适用于具有异步预置端的集成计数器。例：用集成计数器例：用集成计数器74191和与非门组成的余和与非门组成的余3码码10进制计数器。进制计数器。LD3Q2QD/UENCP0D1D2D3DRCOMAX/MIN1Q0Q7419100计数脉冲&Q30QQ21Q1100011001101001101002Q11011QQQ3010101111001011010001010（4）同步预置数法）同步预置数法同步预置数法适用于具有同步预置端的集成计数器。同步预置数法适用于具有同步预置端的集成计数器。例：用集成计数器例：用集成计数器74160和与非门组成的和与非门组成的7进制计数器。进制计数器。QDRETEP7
28、4160DRCO33QD211QL010QDCPDD1计数脉冲200111Q30QQ21Q3Q0101000110111Q0100Q1Q1000210010110EWB举例举例例例6.3.16.3.1 用用7416074160组成组成4848进制计数器。进制计数器。先将两芯片采用同步级联方式连接成先将两芯片采用同步级联方式连接成100100进制计数器，进制计数器，然后再用异步清零法组成了然后再用异步清零法组成了4848进制计数器。进制计数器。解：解：因为因为N4848，而，而7416074160为模为模1010计数器，所以要用两片计数器，所以要用两片7416074160构成构成此计数器。此计数
29、器。3Q2QETCP0D1D2D3DRCO1Q0Q74160(1)EPRDDLD13DD3DCPQ Q00RCO74160(2)L21ETQDQR2DEP1计数脉冲&113 3组成分频器组成分频器前面提到，模前面提到，模N计数器进位输出端输出脉冲的频率是输入脉冲频计数器进位输出端输出脉冲的频率是输入脉冲频率的率的1/1/N，因此可用模，因此可用模N计数器组成计数器组成N分频器。分频器。解：解：因为因为32768=232768=21515，经，经1515级二分频，就可获得频率为级二分频，就可获得频率为1 1Hz的脉冲的脉冲信号。因此将四片信号。因此将四片7416174161级联，从高位片（级联，
30、从高位片（4 4）的）的Q2 2输出即可。输出即可。例例6.3.26.3.2 某石英晶体振荡器输出脉冲信号的频率为某石英晶体振荡器输出脉冲信号的频率为3276832768Hz，用，用7416174161组成分频器，将其分频为频率为组成分频器，将其分频为频率为1 1Hz的脉冲信号。的脉冲信号。D13DD3DCPQ Q00RCO74161(4)L21ETQDQR2DEP1RRCO0CP0D3DDD1QQETQ3DQEPL1D1274161(3)2QCP332Q1EP74161(2)D0D2DQD10QDRETLRCOD3RQ1DQDCP0EPD1L2D1RCO3ETDQD074161(1)2Q11
31、1111ff=1Hz=32768Hz4 4组成序列信号发生器组成序列信号发生器序列信号序列信号在时钟脉冲作用下产生的一串周期性的二进制信号在时钟脉冲作用下产生的一串周期性的二进制信号。例：用例：用74161及门电路构成序列信号发生器。及门电路构成序列信号发生器。其中其中74161与与G1构成了一个模构成了一个模5计数器。计数器。，因此，这是一个，因此，这是一个01010序列信号发生器，序列长度序列信号发生器，序列长度P=5。例例6.3.3 试用计数器试用计数器74161和数据选择器设计一个和数据选择器设计一个01100011序列发生器。序列发生器。解：解：由于序列长度由于序列长度P=8，故将，
32、故将74161构成模构成模8计数器，并选用数据选择计数器，并选用数据选择器器74151产生所需序列，从而得电路如图产生所需序列，从而得电路如图6.3.31所示。所示。5组成脉冲分配器组成脉冲分配器74161DD32DDLQQRDQ01301CPCP1ET2EPD1RCOQ1000Y22BA2AY1G1YA474138YYGGY0Y315YA7612Y60Y235YY14YYY7YCPQ0Q1Q20Y1Y2Y3Y4Y5Y6Y7Y6.4 6.4 数码寄存器与移位寄存器数码寄存器与移位寄存器集成数码寄存器集成数码寄存器74LSl75：一、一、数码寄存器数码寄存器数码寄存器数码寄存器存储二进制数码的时
33、序电路组件存储二进制数码的时序电路组件1DRC1FFQ01DRC1QQR1DC1QRC11D0Q0Q1FFQ11Q2FFQ22Q3FFQ33Q1CPDD3012DD1DR7474LS175175的功能的功能:RD是异步清零控制端。是异步清零控制端。D0D3是并行数据输入端，是并行数据输入端，CP为时钟脉冲端。为时钟脉冲端。Q0Q3是并行数据输出端。是并行数据输出端。二、移位寄存器二、移位寄存器 移位寄存器移位寄存器不但可以寄存数码，而且在移位脉冲作用不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动下，寄存器中的数码可根据需要向左或向右移动1 1位。位。1 1单向移
34、位寄存器单向移位寄存器 （1 1）右移寄存器（）右移寄存器（D触发器组成的触发器组成的4 4位右移寄存器）位右移寄存器）右移寄存器的结构特点：右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。左边触发器的输出端接右邻触发器的输入端。QRC11D1DC1RQ1DC1RQ1DQRC1Q0Q1Q2Q3CPCRID串行输入串行输出D0D1D20FF1FF2FF3FF并 行 输 出D3设移位寄存器的初始状态为设移位寄存器的初始状态为0000，串行输入数码，串行输入数码DI=1101，从高位，从高位到低位依次输入。其到低位依次输入。其状态表如下：状态表如下：QRC11D1DC1RQ1DC1RQ
35、1DQRC1Q0Q1Q2Q3CPCRID串行输入串行输出D0D1D20FF1FF2FF3FF并 行 输 出D3右移寄存器的时序图：右移寄存器的时序图：由于右移寄存器移位的方向为由于右移寄存器移位的方向为DIQ0 0Q1 1Q2 2Q3 3，即由低位向，即由低位向高位移，所以又称为高位移，所以又称为上移寄存器上移寄存器。在在4 4个移位脉冲作用下，输入的个移位脉冲作用下，输入的4 4位串行数码位串行数码11011101全部存入了寄存器中。全部存入了寄存器中。这种输入方式称为这种输入方式称为串行输入方式串行输入方式。CPQ0Q1Q21234567893QID1110（2 2）左移寄存器）左移寄存器
36、 2 2 双向移位寄存器双向移位寄存器 将右移寄存器和左移寄存器组合起来，并引入一控制端将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成便构成既可左移又可右移的双向移位寄存器。既可左移又可右移的双向移位寄存器。左移寄存器的结构特点：左移寄存器的结构特点：右边触发器的输出端接左邻触发器的输入端。右边触发器的输出端接左邻触发器的输入端。1DC1RQ1DQRC1Q1D1DC1C1RQRCPCRD01DFF0FF1FF23FF20并 行 输 出3QQ1QQID串行输入串行输出2D3D当当S=1时，时，D0=DSR、D1=Q0、D2=Q1、D3=Q2，实现右移操作；，实现右移操作；其中，其中，D
37、SR为右移串行输入端，为右移串行输入端，DSL为左移串行输入端。为左移串行输入端。当当S=0时，时，D0=Q1、D1=Q2、D2=Q3、D3=DSL，实现左移操作。，实现左移操作。RFF1DC13Q&1R1DC12FFQ&1R1DC11FFQ&1FF&C1R01DQ1111QQQQ1302CPCR串行输入SLD（左移）串行输入DSR（右移）串行输出DOR（右移）串行输出DOL（左移）移位控制SS=1：右移S=0：左移并 行 输 出三、集成移位寄存器三、集成移位寄存器741947419474194为四位双向移位寄存器。为四位双向移位寄存器。Q0和和Q3分别是左移和右移时的串行输出端，分别是左移和
38、右移时的串行输出端，Q0、Q1、Q2和和Q3为为并行输出端。并行输出端。DSL 和和DSR分别是左移和右移串行输入。分别是左移和右移串行输入。D0、D1、D2 2和和D3是并行输是并行输入端。入端。0Q1QS3D2D1D0D2Q3Q7419441235671516D0D1D2GNDQ3Q2Q1Vcc74194891011121413RD3D0SQ0SRDCPSLSR01SRSLS1CPDDDD74194的功能表：的功能表：四、移位寄存器构成的移位型计数器四、移位寄存器构成的移位型计数器 1.环形计数器环形计数器 环形计数器的特点：环形计数器的特点：电路简单，电路简单，N位移位寄存器可以计位移位
39、寄存器可以计N个数，实现模个数，实现模N计数器。状态计数器。状态为为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。的输出端的序号等于计数脉冲的个数，通常不需要译码电路。0Q1QS3D2D1D0D2Q3Q74194SRDCPDSLSRD01111000START0Q31000Q0100Q2Q0010100012扭环形计数器扭环形计数器为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。一般来说，一般来说，N位移位寄存器可以组成模位移位寄存器可以组成模2N的扭环形计数器，只需将的扭环形计数器，只需将末级输出反相后，接到串行输入端
40、。末级输出反相后，接到串行输入端。QD1SR013SQQSSLD74194DRDDCPQ02D1D32010清零Q100000012QQ00000300111Q11000111111011116.5 6.5 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法一、同步时序逻辑电路的设计方法一、同步时序逻辑电路的设计方法1 1同步时序逻辑电路的设计步骤同步时序逻辑电路的设计步骤（3 3）状态分配，又称状态编码。即把一组适当的二进制代码分配给）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状态。简化状态图（表）中各个状态。（1 1）根据设计要求，设定状态，导出对应状态
41、图或状态表。）根据设计要求，设定状态，导出对应状态图或状态表。（2 2）状态化简。消去多余的状态，得简化状态图（表）。）状态化简。消去多余的状态，得简化状态图（表）。（4 4）选择触发器的类型。）选择触发器的类型。（5 5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。电路的输出方程和驱动方程。（6 6）根据输出方程和驱动方程画出逻辑图。）根据输出方程和驱动方程画出逻辑图。（7 7）检查电路能否自启动。检查电路能否自启动。2 2同步计数器的设计举例同步计数器的设计举例例例6.5.16.5.1 设计一个同步
42、设计一个同步5 5进制加法计数器进制加法计数器（2 2）状态分配，列状态转换编码表。）状态分配，列状态转换编码表。(1(1）根据设计要求，设定状态，）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。画出状态转换图。该状态图不须化简。S0S1S2S3S4（3 3）选择触发器。选用）选择触发器。选用JK触发器。触发器。（4 4）求各触发器的驱动方程和进位输出方程。）求各触发器的驱动方程和进位输出方程。列出列出JK触发器的驱动表触发器的驱动表，画出电路的次态卡诺图。，画出电路的次态卡诺图。Q Q10n n2Qn1000011110001010100011000根据次态卡诺图和根据次态卡诺图
43、和JK触发器的驱动表可得各触发器的驱动卡诺图：触发器的驱动表可得各触发器的驱动卡诺图：Qn1Q0n2Qn10J200QnnQ1 02=J0001111010nQ12nQ Qn02KK=2001011010111Q Q10n n2Qn1000011110001010100011000Q Q10n n2Qn1000011110001010100011000nQ112nQ Qn01J0nQ0J=10010110101011000211n0QQ1nQ00n1K1100n=Q1KnQ12nQ Qn00J0010110101011000211n0QQ1nQ0n0K1111012n=Q0JK0=1再画出输出
44、卡诺图再画出输出卡诺图 可得电路的输出方程：可得电路的输出方程：（5）将各驱动方程与输出方程归将各驱动方程与输出方程归纳如下：纳如下：（6 6）画逻辑图。）画逻辑图。100111YQ01QQ0nn1n20010000QC1C1Q1K1J1J1J1K1KC1Q&2Q0QQ1CPY进位输出利用逻辑分析的方法画出电路完整的状态图。利用逻辑分析的方法画出电路完整的状态图。（7）检查能否自启动）检查能否自启动可见，如果电路进入无效状态可见，如果电路进入无效状态101、110、111时，在时，在CP脉冲作用下，脉冲作用下，分别进入有效状态分别进入有效状态010、010、000。所以电路能够自启动。所以电路
45、能够自启动。0QQ1Q2/Y000001010011100/0/0/0/0/1/1101/1110111/13一般时序逻辑电路的设计举例一般时序逻辑电路的设计举例典型的时序逻辑电路具有外部输入变量典型的时序逻辑电路具有外部输入变量X，所以设计，所以设计过程要复杂一些。过程要复杂一些。S0 0初始状态或没有收到初始状态或没有收到1 1时的状态；时的状态；例例6.5.26.5.2 设计一个串行数据检测器。该检测器有一个输入端设计一个串行数据检测器。该检测器有一个输入端X，它的功能是对输入信号进行检测。当连续输入三个它的功能是对输入信号进行检测。当连续输入三个1 1（以及三个（以及三个以上以上1 1
46、）时，该电路输出）时，该电路输出Y=1=1，否则输出，否则输出Y=0=0。解：解：（1 1）根据设计要求，设定状态）根据设计要求，设定状态:：S2 2连续收到两个连续收到两个1 1后的状态；后的状态；S1 1收到一个收到一个1 1后的状态；后的状态；S3 3连续收到三个连续收到三个1 1（以及三个以上（以及三个以上1 1）后的状态。）后的状态。（3 3）状态化简。）状态化简。观察上图观察上图可知，可知，S2和和S3是是等价状态，所以将等价状态，所以将S2和和S3合并，并用合并，并用S2表示，得简表示，得简化状态图化状态图:（2 2）根据题意可画出）根据题意可画出原始状态图：原始状态图：S0S1
47、S2S3X/YS0/00/00/01/01/01/11/10/0S2SS10X/YS0/00/01/01/00/01/1 （4 4）状态分配。）状态分配。该电路有该电路有3个状态，可以用个状态，可以用2位二进制代码组合（位二进制代码组合（00、01、10、11）中的中的 三个代码表示。本例取三个代码表示。本例取S0=00、S1=01、S2=11。（5 5）选择触发器。）选择触发器。本例选用本例选用2 2个个D触发器。触发器。1/00/01/00/00/0X/Y1/1Q1Q0000111图6.5.9 例6.5.2编码后的状态图（6 6）求出状态方程、驱动方程和输出方程）求出状态方程、驱动方程和输
48、出方程。列出列出D触发器的驱动表、触发器的驱动表、画出电路的次态和输出卡诺图。画出电路的次态和输出卡诺图。由输出卡诺图可得电路的输出方程：由输出卡诺图可得电路的输出方程：根据次态卡诺图和根据次态卡诺图和D触发器的驱动表可得各触发器的驱动卡诺图：触发器的驱动表可得各触发器的驱动卡诺图：由各由各驱动卡诺图可得电路的驱动方程：驱动卡诺图可得电路的驱动方程：0Q0n1011000D0D=0100n1Q111QnX011X1Q110010X0n010010Q0nD01110D=X（7 7）画逻辑图。）画逻辑图。根据驱动方程和输出方程，画出逻辑图根据驱动方程和输出方程，画出逻辑图。（8）检查能否自启动。）
49、检查能否自启动。0/01/0100/001Q1/10/0111/11/01X/Y0000/0QQ0C11DQC11DQX&CPQ1Y&二、异步时序逻辑电路的设计方法二、异步时序逻辑电路的设计方法 异步时序电路的设计异步时序电路的设计比同步电路多一步，即比同步电路多一步，即求各触发器的时钟方程求各触发器的时钟方程。（1 1）根据设计要求，设定）根据设计要求，设定7 7个状态个状态S0 0S6 6。进行状态编码后，列出。进行状态编码后，列出状态转换表状态转换表。例例6.5.36.5.3 设计一个异步设计一个异步7 7进制加法计数器进制加法计数器.（2 2）选择触发器。本例选用下降沿触发的）选择触发
50、器。本例选用下降沿触发的JK触发器。触发器。（3 3）求各触发器的时钟方程，即为各）求各触发器的时钟方程，即为各触发器选择时钟信号。触发器选择时钟信号。为触发器选择时钟信号的原则是：为触发器选择时钟信号的原则是：触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。触发器状态不需翻转时，触发器状态不需翻转时，“多余的多余的”时钟信号越少越好。时钟信号越少越好。结合结合7进制计数器的时序图，并根据上述原则，选：进制计数器的时序图，并根据上述原则，选：CPQ0Q1Q2Y（4）求各触发器的驱动方程和进位输出方程。求各触发器的驱动方程和进位输出方程。画
