1、2020/5/20 1 第九章 系统封装与测试 清华大学计算机系 2020/5/20 2 1 系统封装 半导体器件复杂性和密度的急剧增加推动了更半导体器件复杂性和密度的急剧增加推动了更 加先进的加先进的VLSI封装和互连方式的开发。封装和互连方式的开发。 印刷电路板（印刷电路板（printed Circuit Board-PCB） 多芯片模块（多芯片模块（Multi-Chip Modules-MCM） 片上系统（片上系统（System on a Chip-SOC） 2020/5/20 3 集成电路的封装方法集成电路的封装方法 双列直插式（DIP：Dual In-line Package) 表面
2、安装封装（SMP：Surface Mounted Package） 球型阵列封装（BGA：Ball Grid Array） 芯片尺寸封装（CSP：Chip Scale Package) 晶圆级尺寸封装（WLP：Wafer Level CSP） 裸芯片封装（COB：Chip On Board ） 倒装芯片封装（FC：Flip Chip） 2020/5/20 4 DIP封装结构形式封装结构形式 衡量一个芯片封装技术先进与否的重要指标是芯片面积 与封装面积之比，这个比值越接近1越好。 1965年陶瓷双列直插式DIP和塑料包封结构式DIP 引脚数：664， 引脚节距：2.54mm 例：40根I/O引脚
3、塑料双列直插式封装(PDIP)的CPU 芯片面积芯片面积/封装面积封装面积=33/15.2450=1：86 这种封装尺寸远比芯片大，说明封装效率很低，占去了 很多有效安装面积。 Intel公司这期间的CPU如8086、80286都采用PDIP封装。 2020/5/20 5 SMP表面安装封装表面安装封装 1980年出现表面安装器件，包括： 小外型晶体管封装（SOT） 翼型（L型）引线小外型封装（SOP） 丁型引线小外型封装（SOJ） 塑料丁型四边引线片式载体（PLCC） 塑料L型四边引线扁平封装（PQFP） 引线数为：3300， 引线节距为1.270.4mm 2020/5/20 6 BGA球栅
4、阵列封装球栅阵列封装 90年代出现球栅阵列封装，BGA封装特点: 1.I/O引脚数虽然增多，但引脚间距远大于QFP，从而 提高了组装成品率; 2.虽然它的功耗增加，但BGA能用可控塌陷芯片法焊接， 从而可以改善它的电热性能； 3.厚度比QFP减少1/2以上，重量减轻3/4以上; 4.寄生参数减小，信号传输延迟小，使用频率大大提高; 5.组装可用共面焊接，可靠性高; 6.BGA封装仍与QFP、PGA一样，占用基板面积过大。 2020/5/20 7 CSP芯片尺寸封装芯片尺寸封装 芯片面积芯片面积/封装面积封装面积=1：1.1的封装结构，其封装外形尺 寸只比裸芯片大一点点。也就是说，单个IC芯片有
5、多大， 封装尺寸就有多大，从而诞生了一种新的封装形式 CSP。 CSP封装具有以下特点: 1.满足了LSI芯片引出脚不断增加的需要; 2.解决了IC裸芯片不能进行交流参数测试和老化筛选的 问题; 3.封装面积缩小到BGA的1/4至1/10，延迟时间缩小到 极短。 2020/5/20 8 晶圆级尺寸封装晶圆级尺寸封装WLP WLP可以有效提局封装集成度，是芯片尺寸封装CSP 中空间占用最小的一种。 传统封装是以划片后的单个芯片为加工目标，而WLP 的处理对象为晶圆，直接在晶圆上进行封装和测试， 随后切割成一颗颗己经封装好的的IC，然后在IC生 长金属凸点，用倒装技术粘贴到基板或玻璃基底上， 最后
6、再装配到PCB上。 2020/5/20 9 裸芯片技术（裸芯片技术（COB ） COB技术：技术：芯片主体和I/O端子在晶体的上方，在焊 接时将此裸片用导电、导热胶粘接在PCB上，凝固 后用Bonder机将金属丝（Al/Au）在超声、热压的作 用下，分别连接在芯片的I/O端子焊区和PCB相应的 焊盘上，测试合格后，再封上树脂胶。 与其它封装技术相比，COB技术有以下优点：价格 低廉、节约空间、工艺成熟。 缺点：另配焊接机和封装机、封装速度慢、PCB贴 片对环境要求更为严格、无法维修。 2020/5/20 10 Flip chip技术技术：又称为倒装片，与COB相比，芯 片结构与I/O端子（锡球
7、）方向朝下，由于I/O引出 端分布于整个芯片表面，故在封装密度和处理速度 上已达到顶峰。特别是它可以采用类似于SMT技术 的手段来加工，是封装技术及高密度安装的方向。 90年代，该技术已在多种行业的电子产品中加以推 广，特别是用于便携式的通信设备中。 2020/5/20 11 二、多芯片模块（二、多芯片模块（MCM） 将高集成度、高性能、高可靠的CSP芯片(IC)和专 用集成电路芯片(ASIC)在高密度多层互联基板上 用表面安装技术(SMT)组装成为多种多样电子组件、 子系统或系统。 MCM的特点有: 1.封装延迟时间缩小，易于实现组件高速化; 2.缩小整机/组件封装尺寸和重量，一般体积减小1
8、/4， 重量减轻1/3; 3.可靠性大大提高； 4.更多的I/O端； 5.具有系统功能的高级混合集成组件。尤其适用于 通讯和个人便携式应用系统。 2020/5/20 12 二维二维MCM：所有元件安置在一个平面上。 三维三维MCM：在X-Y平面和Z方向上安置元件，所有元件 以叠层的方式被封装在一起。 3-DMCM的特点的特点： 重量更轻 体积更小 更高的组装效率 更高的可靠性 缩短信号延迟时间 降低功耗 减小信号噪声 2020/5/20 13 三、片上系统（三、片上系统（system on a chip) 作为新一代集成技术的片上系统（SOC）直接将系 统设计并制作在同一个芯片上。 SOC具有
9、高性能、高密度、高集成度、高可保性和 低费用的优点，有着十分诱人的应用前景。 目前在实际应用中SOC还而临着很多限制回素，包 括现阶段lP资源还不够丰富、研发成本高及设计周 期长、生产工艺复杂、成品率不高等。此外在SOC 中采用混合半导体技术（如GaAs和SiGe）也存在问 题。 2020/5/20 14 速度速度密度质量因子密度质量因子 封装工艺封装工艺 质量因子（英寸质量因子（英寸/10-9秒）秒）（英寸英寸/英寸英寸2） SOC 28.0 MCM 14.0 PCB 2.2 2020/5/20 15 MCM与SOC比较 随着芯片规模的不断扩大，可以将一个完整的电子系 统集成在一块芯片中，即
10、系统级芯片SOC。SOC有高性 能、低功耗、体积小等诸多优点，是下一代集成电路 发展的主要方向。 MCM在速度、密度和费用上比不上SOC，但MCM允许多 电源和多工艺混合的电路。将多个IC和无源元件封装 在高性能基板上形成一个系统，它可方便兼容不同制 造技术的芯片，例如CMOS硅芯片，RF、大功率电路 SiC、SiGe、GeAs芯片，从而使封装由单芯片级进入 系统集成级。 安装在MCM上的所有芯片可以预先测试，也可以更换。 基片上的布线也可预先测试和修理。因此有较大的灵 活性和比SOC更高的成品率。 2020/5/20 16 2 系统测试系统测试 任何集成电路不论在设计过程中经过了怎样的仿真和
11、检 查，在制造完成后都必须通过测试来最后验证设计和制 作的正确性。 集成电路测试技术的综合性：半导体技术、电路技术、 计算技术、仪器仪表技术等。 测试的意义：测试的意义： （1）直观地检查设计的具体电路能像设计者要求的那样 正确工作。 （2）确定电路失效的原因和所发生的具体部位，以便改 进设计和修正错误。 2020/5/20 17 测试介绍测试介绍 测试：测试：就是检测出生产过程中的缺陷，并挑 出废品的过程。 测试的基本情况：测试的基本情况：封装前后都需要进行测试。 测试与验证的区别：测试与验证的区别：目的、方法和条件。 测试的难点：测试的难点：复杂度和约束。 可测性设计：可测性设计：有利于测
12、试的设计。 2020/5/20 18 简单的测试例子简单的测试例子 A B Z A=1,B=1 =Z=1 A=0,B=1=Z=0 A=1,B=0=Z=0 A=0,B=0=Z=0 2020/5/20 19 可测性设计举例可测性设计举例 可控性：可控性： 可观性：可观性： CK DQ IN OUT CK RSTCA 32位计数器In2 In1Out 2020/5/20 20 基本概念基本概念1：故障和故障模型：故障和故障模型 故障：故障：集成电路不能正常工作。 故障模型：故障模型：物理缺陷的逻辑等效。 2020/5/20 21 基本概念基本概念2：测试向量和测试图形：测试向量和测试图形 测试向量：
13、测试向量：加载到集成电路的输入信号 称为测试向量（或测试矢量）。 测试图形：测试图形：测试向量以及集成电路对这 些输入信号的响应合在一起成为集成电 路的测试图形。 2020/5/20 22 测试仪测试仪 测试仪是测试集成电路的仪器。它负责按 照测试向量对集成电路加入激励，同时观 测响应。目前，测试仪一般都是同步的， 按照时钟节拍从存储器中调入测试向量。 2020/5/20 23 测试的分类：测试的分类： 鉴定测试 生产测试 用户测试 可靠性测试 电学性能测试 2020/5/20 24 鉴定测试：鉴定测试：为了鉴定与检验产品在规定环 境条件下各种指标是否满足规定要求而进 行的测试。 生产测试：生
14、产测试：新产品定型投产以后在生产线 上进行某些项目的测试和检验，其目的是 保证出厂产品质量的合格性和监督生产工 艺的稳定程度。 （1）园片测试（管芯测试、初测） （2）成品测试（成测、末测） 2020/5/20 25 用户测试：用户测试：考虑到误测、装运、储存所引起 的缺陷或失效及用户的特殊要求。 （1）验收测试：与厂家成测的内容相同，但 对集成电路进行百分之百的功能检查。 （2）插件板和系统测试：将集成电路与其它 电路组成插件板或整机后，模拟实际使用情 况进行测试。 2020/5/20 26 可靠性测试：可靠性测试：为评价和分析集成电路可靠性 进行的测试。 （1）筛选测试 （2）寿命测试 电
15、学性能测试：电学性能测试： （1）直流测试 （2）交流测试 （3）动态测试 （4）功能测试 （5）工作范围测试 2020/5/20 27 测试、生产和应用的关系测试、生产和应用的关系 测试系统 芯片测试工程测试 成品测试 测试仪 程序设计 生产控制 数据处理 生产计划 用户要求 电路应用 产品市场 质量保证设计工程 工艺控制 测试工程 质量控制 2020/5/20 28 集成电路芯片测试的两种基本形式集成电路芯片测试的两种基本形式 完全测试：完全测试：对芯片进行全部状态和功能的测试，要考 虑集成电路的所有状态和功能，即使在将来的实际 应用中有些并不会出现。完全测试是完备集。在集 成电路研制阶段
16、，为分析电路可能存在的缺陷和隐 含的问题，应对样品进行完全测试。 功能测试：功能测试：只对集成电路设计之初所要求的运算功能 或逻辑功能是否正确进行测试。功能测试是局部测 试。在集成电路的生产阶段，通常采用功能测试以 提高测试效率降低测试成本。 2020/5/20 29 完全测试的含义完全测试的含义 例如：例如：N个输入端的逻辑，它有2N个状态。 组合逻辑：组合逻辑：在静态状态下，需要2N个顺序测试矢量。动 态测试应考虑状态转换时的延迟配合问题，仅仅顺序 测试是不够的。 时序电路：时序电路：由于记忆单元的存在，电路的状态不但与当 前的输入有关，还与上一时刻的信号有关。它的测试 矢量不仅仅是枚举问
17、题，而是一个排列问题。最坏情 况下它是2N个状态的全排列，它的测试矢量数目是一 个天文数字。 可测试性成为可测试性成为VLSI设计中的一个重要部分设计中的一个重要部分 2020/5/20 30 可测试性问题可测试性问题 问题的提出：问题的提出：从测试技术的角度而言要解决测试的可控 制性和可观测性，希望内部的节点是可见的，这样才能 通过测试判定电路失效的症结所在。但是，电路制作完 成后，各个内部节点将不可直接探测，只能对系统输入 一定的测试矢量，在输出端观察到所测节点的状态。 测试的难点：测试的难点：可测试性与电路的复杂性成正比，对于一 个包含了数万个内部节点的VLSI系统，很难直接从电路 的输
18、入/输出端来控制和观察这些内部节点的电学行为。 为解决可测试性问题，从设计之初就要予以考虑。为解决可测试性问题，从设计之初就要予以考虑。 2020/5/20 31 可测试性设计的基本方法可测试性设计的基本方法 转变测试思想将输入信号的枚举与排列的测试方法 转变为对电路内部各个节点的测试，即直接对电路 硬件组成单元进行测试。具体方法： （1）分块测试，降低测试的复杂性。 （2）采用附加电路使测试生成容易，改进电路的可 控制性和可观察性，覆盖全部的硬件节点。 （3）加自测电路，使测试具有智能化和自动化。 2020/5/20 32 测试基础测试基础 （1）内部节点测试方法的基本思想：）内部节点测试方
19、法的基本思想： 由于电路制作完成后，各个内部节点将不可直接探 测，只能通过输入/输出来观测。对内部节点测试 思想是：假设在待测试节点存在一个故障状态，然 后反映和传达这个故障到输出观察点。在测试中如 果输出观察点测到该故障效应，则说明该节点确实 存在假设的故障。否则，说明该节点不存在假设的 故障。 2020/5/20 33 （2）可测试性的三个重要方面）可测试性的三个重要方面 故障模型的提取：故障模型的提取：将电路失效抽象为故障模型。 测试生成测试生成：产生验证电路的一组测试矢量。 测试设计测试设计：考虑测试效率问题，加入适当的附加逻 辑或电路以提高芯片的测试效率。 2020/5/20 34
20、故障模型故障模型 造成电路失效的原因： （1）微观的缺陷：半导体材料中存在的缺陷。 （2）工艺加工中引入的器件不可靠或错误：带电粒子 的沾污、接触区接触不良、金属线不良连接或断开。 （3）设计不当所引入的工作不稳定。 电路失效（节点不正确的电平）抽象为故障模型电路失效（节点不正确的电平）抽象为故障模型 2020/5/20 35 测试生成测试生成 对于每一个测试矢量，它包括了测试输入和应有的 测试输出。为了减少测试的工作量，测试生成通常 是针对门级器件的外节点。虽然直接针对晶体管级 生成测试具有更高的定位精度，但测试的难度与工 作量将大大增加。 随着集成电路规模的增大和系统复杂性的提高， 要求要
21、采用新的技术和算法生成测试。 2020/5/20 36 测试设计测试设计 （1）增加电路的测试点，断开长的逻辑链，使测试生成 过程简化。 （2）提高时序逻辑单元初始状态预置能力，这可简化测 试过程，不需要寻求同步序列和引导序列。 （3）对不可测节点增加观测点，使其成为可测节点。 （4）插入禁止逻辑单元，断开反馈链，将时序逻辑单元 变为组合逻辑电路进行测试。 （5）增加附加测试电路，改善复杂逻辑的可测试性。 2020/5/20 37 组合逻辑测试法组合逻辑测试法1：差分法：差分法 差分法(Boolean difference method)是一种测 试向量的生成方法。它不依赖路径传播等 技巧，而
22、是依靠布尔代数的关系，通过运 算来确定测试向量。 2020/5/20 38 差分法差分法 ),(),()( 11nini i xxxfxxxfXf dx d 1)()(Xfdxd i 定义定义 如果如果 那么在xi上的固定逻辑值就可以被检测到，否则就 不能。 2020/5/20 39 差分法差分法 如果g(X)与xi无关，则可以简化为： )()()()( )()()()( Xf dx d XgXgXf dx d Xf dx d XgXgXf dx d ii ii 如果要检测s-a-0的故障，则使用： )(Xf dx d x i i 如果要检测s-a-1的故障，则使用： )(Xf dx d x
23、i i 2020/5/20 40 差分法的例子差分法的例子 I x1 x2 x3 x4 f(X) 对于x1的错误，推导如下： 432 3242432 321 1 42432 42432321 11 )( xxx xxxxxxx xxx dx d xxxxx xxxxxxxx dx d Xf dx d 2020/5/20 41 测试法测试法2：D算法算法 激活传播决策 D: 对于无故障电路，D 的值为 1，对于故 障电路 D 的值为 0。 D : 对于无故障电路，D 的值为 0，对于 故障电路D的值为 1。 2020/5/20 42 故障例子故障例子 & & & & & & & & & a s-
24、a-1 A B C D E F G H J K LM N P Q R S T b s-a-1 对于故障 a s-a-1: 故障激活：E=0 = M=1,A=1 = P=D 故障传播：N=1, Q=1, R=1 =S=D, T=D 决策：L=0, 假设 J=0 = B=1, C=1, H=1, D=0, K=1 测试矢量：A=B=C=1, D=E=0 对于故障 b s-a-1 故障激活：G=1,H=1,L=1 = R= D 故障传播：N=1,P=1, Q=1 = S= D , T= D 决策：L=1=J=1,K=1 Q=1 = F=0 J=1 = 假设 B=0 N=1 = 假设 A=0 = P=
25、1 H=1 = 假设 C=0 无冲突 测试向量： A=B=C=F=0, G=1 2020/5/20 43 扫描路径法扫描路径法 扫描路径法是一种规则的可测试性设计方法，适 用于时序电路。其设计思想是把电路中的关键节 点连接到一个移位寄存器上，当作为扫描路径的 移位寄存器处于串入/并出状态时，可以用来预 置电路的状态。当作为扫描路径的移位寄存器处 于并入/串出状态时，可以把内部节点的状态依 次移出寄存器链。 2020/5/20 44 扫描路径法例子扫描路径法例子 组合逻辑电路 DDD TI DI TE CLK DO 2020/5/20 45 内置式自测内置式自测BIST 将一个激励电路和一个响应
26、电路加在被测 电路(CUT)中。激励电路会产生大量激励信 号，并将其应用于CUT中，响应电路就用 来对CUT的响应进行评测。 BIST的性能不受负载板或测试头电气特性 的限制。 2020/5/20 46 边界扫描技术边界扫描技术JTAG 目的：由于表面贴装技术以及高密度封装 (BGA)的使用，使得PCB的密度越来越高， 以往的针床测试法变得越来越不易使用。 为了简化测试过程、统一测试方式，IEEE 制订了边界扫描标准。 概念：利用四线接口扫描所有的管脚。 2020/5/20 47 JTAG 在电路的每个I/O上安排一个扫描电路单元并 将其连成移位寄存器，形成扫描电路。 2020/5/20 48
27、 集成电路展望集成电路展望 自1965年提出摩尔定律近40年，集成电路中晶体管 的数量每18个月增加一倍。每23年制造技术更新 一代，这是基于栅长不断缩小的结果，其栅长缩小 的比例为0.65x/每一代，工作电源的降低比例为 0.85x/每一代。 进入纳米时代，为了进一步突破极小器件的短沟道 效应和其它效应带来的物理限制，纳米电子器件会 向两个方向发展：传统CMOS结构器件的延伸和全 新原理的器件。 2020/5/20 49 传统传统CMOS结构器件结构器件 1、常规的平面型CMOS器件：仍然是未来1015年 集成电路发展的主流。Intel于2002年研制出30nm 的硅常规平面MOS器件。 2、非常规CMOS器件：美国UC Berckely大学研制 成功18nm的FinFET晶体管。三维垂直晶体管可 达25nm。平面双栅晶体管正在研制。 2020/5/20 50 新原理纳米电子器件新原理纳米电子器件 1、共振隧穿器件（RTD） 2、单电子晶体管（SET） 3、量子网络自适应器件（QCA） 4、分子电子器件 5、碳纳米管FET器件 6、生物芯片
