1、第9章:时序逻辑电路 p 时序逻辑电路（sequential logic）p 触发器（flip-flop）p 寄存器（registers）p 计数器（counters）9.1 时序逻辑电路 某一时刻的输出状态，不仅与当时的输入变量有关，还与系统 前一时刻的状态有关，即具有记忆功能；由组合逻辑电路和 存储电路组成；又分为同步时序逻辑电路和异步时序逻辑电路p 时序逻辑电路分析1.根据电路写出每个触发器的驱动方程；(触发器输入信号逻辑表达式)2.将驱动方程代入触发器的特性方程，得到每个触发器的状态方程；3.根据逻辑图写出电路的输出方程；4.画出状态转换表(状态转换真值表)、状态转换图、时序图。ixx
2、1lqq1kzz1jyy1组合逻辑电路 存储电路（触发器）9.1 时序逻辑电路9.2 触发器（flip-flop）p 触发器是时序逻辑电路中具有记忆功能的基本单元；p 每个触发器有两个互补的输出 和 ：当 时 ，而当 时，；p 每个触发器有两个稳定状态：和 称为1 状态，和 称为0 状态；p 在输入信号的作用下，触发器可以从一个稳定状态转换到 另一个稳定状态；输入信号变化之前的状态称为：初态，用 和 表示；输入信号变化后的状态称为：次态，用 和 表示；p 触发器的次态是初态和输入信号的函数：称为：触发器的特征方程；p 每个触发器可以记录一个二进制信息的两个状态。QQ1Q0Q0Q1Q1Q0Q0Q
3、1QnQnQ1nQ1nQ),(1XQfQnn9.2 触发器9.2-1 基本RS 触发器（set-reset type）p 当 时，触发器为1 状态；G1开通，G2关断：1G2G0,1SR0,1QQp 当 时，触发器为0 状态；G2开通，G1关断：1,0SR1,0QQp 当 时，触发器状态不变；记忆功能1,1SRp 当 时，触发器处于非法输入状态；G2关断，G1关断：p 基本RS 触发器特征方程：0,0SR1,1QQnnnnQRSQRSQSQ11 RS或 （约束条件）0RS&QQRS电路符号RSQQSR置位端复位端9.2 触发器p 基本RS触发器特性表：触发器的次态 不仅与输入有关，还与初态 有
4、关，故将 也作为 一个变量列入真值表，称为特性表p 基本RS触发器时序图:时序图是用波形图的方式形象地 表达输入信号、输出信号以及电 路状态等的取值在时间上的关系。基本RS触发器的输入信号直接加 在门G1和G2上，因而，输入信号 可以在全部作用时间内改变输出 状态。故称/S为：直接置位端；/R为：直接复位端。基本RS触发器 又称为：直接置位、复位触发器。nQnQ1nQ/S /RQnQn+11 11 10 10 11 01 00 00 0010101010(Qn)1(Qn)1(set)1(set)0(reset)0(reset)1*1*StRtQtQt9.2 触发器9.2-2 同步RS 触发器（
5、clocked set-reset type）p 触发器的状态仍由输入信号R、S 决定，而触发器状态的翻转由时钟 脉冲（Clock Pulse）同步。p 当 时，G3、G4关断，触发器状态不变；0CPp 同步RS 触发器特征方程：nnQRSQ1（约束条件）0RS1,1SRp 当 时，S、R经过G3、G4 反相的/S、/R 加到后面的基本RS 触发器上，其状态Q、/Q将跟随输入 信号的变化而变化。高电平触发。1CP&QQRS&CP3G4G1G2GRSQQRSCP电路符号9.2 触发器p 同步RS触发器特性表：p 同步RS触发器时序图:在CP=1期间，输入信号多次变化 将引起触发器状态的多次翻转。
6、CP S RQnQn+11 0 01 0 01 1 01 1 01 0 11 0 11 1 11 1 10 X X010101010(Qn)1(Qn)1(set)1(set)0(reset)0(reset)1*1*Qn9.2 触发器RSQQCP?空翻9.2-3 主从RS 触发器（master-slave RS）p 主从RS 触发器由两个同步RS触发器组成，时钟信号相位相反。0CPp 当 时，G7、G8 被打开，G3、G4 被封锁，主触发器根据 R、S进行状态翻转，从触发器 则保持原来的状态不变；p 当 时，G7、G8 被封锁，G3、G4 被打开，主触发器状态 不变，从触发器按主触发器相同 的状
7、态翻转。p 在时钟的一个变化周期中，触发器输出端状态只变化一次。下降沿触发1CP9.2 触发器&QQ&3G4G1G2G&RS&CPmQmQ7G8G5G6G19G主触发器从触发器QQCPRSCL电路符号：p 主从RS触发器特性表：p下降沿触发，每周期内只翻转一次StRtQtQtCPtQtQt9.2 触发器CP S RQnQn+1 0 0 0 0 1 0 1 0 0 1 0 1 1 1 1 1 X X X010101010(Qn)1(Qn)1(set)1(set)0(reset)0(reset)1*1*Qnp 同步RS 触发器特征方程：nnQRSQ1（约束条件）0RS从触发器主触发器9.2-4 主
8、从JK 触发器（master-slave JK）p 去除约束条件，将Q、/Q反馈到输入端 S换成了J，R换成了Kp J=1、K=0时：CP=1：主触发器置1，CP=0后：从触发器置1；p J=0、K=1时：CP=1：主触发器置0，CP=0后：从触发器置0；p J=0、K=0时：G1、G2 被封锁，触发器状态不变；p J=1、K=1时：主触发器打开，Q、/Q反馈决定触发器 次态为初态取反9.2 触发器&QQ&3G4G1G2G&KJ&CP7G8G5G6G1mQmQp 主从JK 触发器特征方程：nnnnnnnQKQJQKQQJQRSQ19.2 触发器p 主从JK触发器特性表：CP J KQnQn+1
9、 0 0 0 0 1 0 1 0 0 1 0 1 1 1 1 1 X X X010101010(Qn)1(Qn)1(set)1(set)0(reset)0(reset)1(/Qn)0(Qn)QnJtKtQtQtCPtQtQt9.2 触发器带直接置位/复位端的主从JK触发器KJQQCPDSDRCl&QQ&3G4G1G2G&KJ&CP7G8G5G6G19GDSDR电路符号p 为直接置位端，为直接复位端，低电平有效。DSDR9.2 触发器已知主从JK触发器的输入信号波形，求输出信号波形KJQCPDRDS9.2-5 D 触发器（D type flip-flops）p D触发器的次态仅仅取决于时钟上升（
10、下降）沿时刻的输入信号状态，是真正的边沿触发器（true edge-triggered flip-flops）。置0维持置0阻塞9.2 触发器&QQ&3G4G1G2G&DCP5G6G3Q4Q5Q6Q置1维持置1阻塞p CP=0 时：G3、G4被封锁，Q3=Q4=1，Q、/Q维持原状态不变；若D=0：Q6=1、Q5=0；若D=1：Q6=0、Q5=1DQQCP电路符号9.2-5 D 触发器（D type flip-flops）置0维持置0阻塞9.2 触发器&QQ&3G4G1G2G&DCP5G6G3Q4Q5Q6Q置1维持置1阻塞p CP由0上跳到1 时：若D=0：Q6=1、Q5=0，Q3=1、Q4=
11、0，Q=0；Q4反馈到G6输入端维持Q6=1，Q6反馈到G5输入端维持Q5=0，即阻塞Q=1;D信号被封锁；若D=1：Q6=0、Q5=1，Q3=0、Q4=1，Q=1；Q3反馈到G5输入端维持Q5=1，Q3反馈到G4输入端维持Q4=1，即阻塞Q=0;D信号的变化只会影响Q6的变化。p 上升沿触发 p D 触发器特征方程：nnDQ1p D 触发器时序图:触发器输出端状态翻转 发生在时钟信号的上升 沿时刻，对应于该时刻 数据输入的状态D。DQnQn+1001101010(D)0(D)1(D)1(D)p D触发器特性表DtCPtQtQt9.2 触发器9.2 触发器带直接置位/复位端的D触发器电路符号p
12、 为直接置位端，为直接复位端，低电平有效。DSDR&QQ&3G4G1G2G&DCP5G6GDSDRDQQCPDSDR9.2 触发器已知D触发器的输入信号波形，求输出信号波形。DQCPDRDS9.2-6 触发器的应用 p 常用集成触发器一览：74LS76:JK flip-flopJ4CLK1K16Q15Q14PRE2CLR374LS74:D positive-edge-triggered flip-flopD2CLK3Q5Q6PRE4CLR174LS373:8D flip-flopD03D14D27D38D413D514D617D718OE1LE11Q02Q15Q26Q39Q412Q515Q61
13、6Q719CD4044B:RS flip-flopEN5VDD16Q113Q29Q310Q41R14R26R312R414S13S27S311S4159.2 触发器9.2-6 触发器的应用 p 消抖动：R&2Q2QVccS&1QVccKS1Q2Q9.2 触发器KS74LS74:D positive-edge-triggered flip-flopD2CLK3Q5Q6PRE4CLR1VccnnQDQ1CLKQ9.2-6 触发器的应用 p 2分频电路（divide by 2）：9.2 触发器CLKQCPUALE DATA/ADDRESSDATAADDRESSD03D14D27D38D413D514D617D718OE1LE11Q02Q15Q26Q39Q412Q515Q616Q719/RD/RDALE/RDD/AAD9.2-6 触发器的应用 p地址锁存（address latching）：9.2 触发器习题：P352 9-1,9-3P353 9-49.2 触发器
