1、数字电路与逻辑设计（A卷）班级 学号 姓名 成绩 一单项选择题（每题1分，共10分）1表示任意两位无符号十进制数需要（ ）二进制数。A6 B7 C8 D9 2余3码10001000对应的2421码为（ ）。A01010101 B.10000101 C.10111011 D.111010113补码11000的真值是（ ）。A +1.0111 B. -1.0111 C. -0.1001 D. -0. 10004标准或-与式是由（ ）构成的逻辑表达式。 A与项相或 B. 最小项相或 C. 最大项相与 D.或项相与5.根据反演规则，的反函数为（ ）。A. B. C. D. 6下列四种类型的逻辑门中，可
2、以用（ ）实现三种基本运算。A. 与门 B. 或门C. 非门 D. 与非门7 将D触发器改造成T触发器，图1所示电路中的虚线框内应是（ ）。 图1A. 或非门 B. 与非门 C. 异或门 D. 同或门8实现两个四位二进制数相乘的组合电路，应有（ ）个输出函数。A 8 B. 9 C. 10 D. 11 9要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（ ）。AJK=00 B. JK=01 C. JK=10 D. JK=11 10设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（ ）个异或门。A2 B. 3 C. 4 D. 5二判断题（判断各题正误，正确的在括号内记“”,错
3、误的在括号内记“”,并在划线处改正。每题2分，共10分）1原码和补码均可实现将减法运算转化为加法运算。 （ ）2逻辑函数则。 （ ）3化简完全确定状态表时，最大等效类的数目即最简状态表中的状态数目。（ ）4并行加法器采用先行进位（并行进位）的目的是简化电路结构。 （ ）5. 图2所示是一个具有两条反馈回路的电平异步时序逻辑电路。 ( ) 图2三多项选择题(从各题的四个备选答案中选出两个或两个以上正确答案，并将其代号填写在题后的括号内，每题2分，共10分)1小数“0”的反码形式有（ ）。A000 ； B100 ；C011 ； D111 2逻辑函数F=AB和G=AB满足关系（ ）。A. B. C.
4、 D. 3 若逻辑函数则F和G相“与”的结果是（ ）。A B 1 C D 4设两输入或非门的输入为x和y，输出为z ，当z为低电平时，有（ ）。Ax和y同为高电平 ； B x为高电平，y为低电平 ；Cx为低电平，y为高电平 ； D x和y同为低电平.5组合逻辑电路的输出与输入的关系可用（ ）描述。A真值表 B. 流程表C逻辑表达式 D. 状态图 四 函数化简题（10分）1用代数法求函数 的最简“与-或”表达式。（4分）2用卡诺图化简逻辑函数 F(A，B，C，D)m(2，3，9，11，12)+d(5，6，7，8， 10，13) 求出最简“与-或”表达式和最简“或-与”表达式。（6分）五设计一个将
5、一位十进制数的余3码转换成二进制数的组合电路，电路框图如图3所示。（15分）图3要求： 1填写表1所示真值表；表1 ABCDWXYZABCDWXYZ00000001001000110100010101100111100010011010101111001101111011112利用图4所示卡诺图，求出输出函数最简与-或表达式；图43画出用PLA实现给定功能的阵列逻辑图。4若采用PROM实现给定功能,要求PROM的容量为多大？六、分析与设计（15分）某同步时序逻辑电路如图5所示。图5(1) 写出该电路激励函数和输出函数；(2) 填写表2所示次态真值表； 表2输入X现态Q2 Q1激励函数J2 K2
6、 J1 K1 次态Q2(n+1)Q1(n+1)输出Z(3) 填写表3所示电路状态表；表3 现态次态 Q 2 (n+1) Q 1(n+1)输出Q 2 Q 1X=0X=1Z00011011（4）设各触发器的初态均为0，试画出图6中Q1、Q2和Z的输出波形。 图6（5）改用T触发器作为存储元件，填写图7中激励函数T2、T1卡诺图，求出最简表达式。图7七分析与设计（15分）某电平异步时序逻辑电路的结构框图如图8所示。图中： 要求：1根据给出的激励函数和输出函数表达式，填写表4所示流程表； 表4二次状态y2 y1激励状态Y2Y1/输出Zx2x1=00x2x1=01x2x1=11x2x1=100 00 1
7、1 11 02. 判断以下结论是否正确，并说明理由。 该电路中存在非临界竞争； 该电路中存在临界竞争；3将所得流程表4中的00和01互换，填写出新的流程表5，试问新流程表对应的电路是否存在非临界竞争或临界竞争？ 表5二次状态y2 y1激励状态Y2Y1/输出Zx2x1=00x2x1=01x2x1=11x2x1=100 00 11 11 0 八分析与设计（15分）某组合逻辑电路的芯片引脚图如图9 所示。图91分析图9 所示电路，写出输出函数F1、F2的逻辑表达式，并说明该电路功能。2假定用四路数据选择器实现图9 所示电路的逻辑功能，请确定图10所示逻辑电路中各数据输入端的值，完善逻辑电路。图103
8、假定用EPROM实现图9 所示电路的逻辑功能，请画出阵列逻辑图。数字电路与逻辑设计试卷A参考答案一单项选择题（每题1分，共10分）1B ； 2C ； 3D ； 4B ； 5. A ； 6D ； 7D ； 8A ； 9D ； 10B 。二判断题（判断各题正误，正确的在括号内记“”,错误的在括号内记“”,并在划线处改正。每题2分，共10分）1反码和补码均可实现将减法运算转化为加法运算。 （）2逻辑函数则。 （）3化简完全确定状态表时，最大等效类的数目即最简状态表中的状态数目。（）4并行加法器采用先行进位（并行进位）的目的是提高运算速度。（）5. 图2所示是一个具有一条反馈回路的电平异步时序逻辑电路
9、。 ()三多项选择题(从各题的四个备选答案中选出两个或两个以上正确答案，并将其代号填写在题后的括号内，每题2分，共10分)1AD； 2ABD； 3AC； 4ABC； 5AC 。四 函数化简题（10分） 1代数化简（4分）2卡诺图化简（共6分） 最简“与-或”表达式为： （3分）最简“或-与”表达式为： （3分）五设计（共15分） 1填写表1所示真值表；（4分）表1 真值表ABCDWXYZABCDWXYZ00000001001000110100010101100111dddddddddddd00000001001000110100100010011010101111001101111011110
10、1010110011110001001dddddddddddd2利用卡诺图，求出输出函数最简与-或表达式如下：（4分）3画出用PLA实现给定功能的阵列逻辑图如下：（5分）4若采用PROM实现给定功能,要求PROM的容量为：（2分） 六、分析与设计（15分）（1） 写出该电路激励函数和输出函数；（3分） （2） 填写次态真值表；（3分） 输入X现态Q2 Q1激励函数J2 K2 J1 K1 次态Q2(n+1)Q1(n+1)输出Z0000111100011011000110110 1 0 11 0 0 10 1 0 11 0 0 10 1 1 01 0 1 00 1 1 01 0 1 00 01 0
11、0 01 00 11 10 11 101000100 （3）填写如下所示电路状态表；（3分） 现态次态 Q 2 (n+1) Q 1(n+1)输出Q 2 Q 1X=0X=1Z0000010011011110000101110110（4）设各触发器的初态均为0，根据给定波形画出Q1、Q2和Z的输出波形。（3分） （5）改用T触发器作为存储元件，填写激励函数T2、T1卡诺图，求出最简表达式。（3分）最简表达式为： 七分析与设计（15分）1根据给出的激励函数和输出函数表达式，填流程表； （5分）二次状态y2 y1激励状态Y2Y1/输出Zx2x1=00x2x1=01x2x1=11x2x1=100 000
12、/000/001/000/00 100/000/001/010/01 111/000/011/110/01 011/001/011/110/0 2. 判断以下结论是否正确，并说明理由。（6分） 该电路中存在非临界竞争；正确。因为处在稳定总态（00，11），输入由00变为01或者处在稳定总态（11，11），输入由11变为01时，均引起两个状态变量同时改变，会发生反馈回路间的竞争，但由于所到达的列只有一个稳定总态，所以属于非临界竞争。 该电路中存在临界竞争；正确。因为处在稳定总态（11，01），输入由11变为10时，引起两个状态变量同时改变，会发生反馈回路间的竞争，且由于所到达的列有两个稳定总态，
13、所以属于非临界竞争。3将所得流程表3中的00和01互换，填写出新的流程表，试问新流程表对应的电路是否存在非临界竞争或临界竞争？（4分） 新的流程表如下：二次状态y2 y1激励状态Y2Y1/输出Zx2x1=00x2x1=01x2x1=11x2x1=100 001/001/000/010/00 101/001/000/001/01 111/001/011/110/01 011/000/011/110/0新流程表对应的电路不存在非临界竞争或临界竞争。八分析与设计（15分）1写出电路输出函数F1、F2的逻辑表达式，并说明该电路功能。（4分）该电路实现全减器的功能功能。（1分）2假定用四路数据选择器实现该电路的逻辑功能，请确定给定逻辑电路中各数据输入端的值，完善逻辑电路。（5分）3假定用EPROM实现原电路的逻辑功能，可画出阵列逻辑图如下：（5分）
