1、1第1章 Verilog HDL数字集成电路设计方法概述1.1 数字集成电路的发展和设计方法的演变 1.2 硬件描述语言1.3 Verilog HDL的发展和国际标准1.4 Verilog HDL和VHDL1.5 Verilog HDL在数字集成电路设计中的优点1.6 功能模块的可重用性1.7 IP核和知识产权保护1.8 Verilog HDL在数字集成电路设计流程中的作用 本章小结 2从20世纪60年代开始，数字集成电路的工艺、制造和设计技术飞速发展，数字集成电路从最早的真空管和电子管电路，发展到以硅基半导体为主的集成电路。集成电路的规模从开始的几十个逻辑门的小规模集成电路(Small Sc
2、ale Integrated，SSI)发展到单芯片数千万个逻辑门的极大规模集成电路(Ultra Large Scale Integrated,ULSI)，单芯片可以集成几十亿只晶体管(见图1.1-1)。1.1 数字集成电路的发展和设数字集成电路的发展和设计方法的演变计方法的演变3集成电路设计单元从起初的分立元件发展到IP复用；系统级别由早期的印刷版系统发展到当下最为流行的片上系统(System on Chip，SoC)；采用的65 nm和45 nm工艺技术已成熟，并迅速向更小尺寸的产品方向发展；功能方面也从开始的简单布尔逻辑运算发展到可以每秒处理数十亿次计算的复杂运算，使数字集成电路在计算机、
3、通信、图像等领域得到了广泛应用。4图1.1-1 数字集成电路复杂度趋势5集成电路工艺制造水平的提高和芯片规模的扩大，使芯片的设计方法和设计技术发生了很大的变化，如图1.1-2所示。早期的数字系统大多采用搭积木式的原理图设计方法，通过一些固定功能的器件加上一定的外围电路构成模块，再由这些模块进一步形成功能电路。这种设计方式的灵活性差，只适合于中小规模的集成电路，当电路和模块的规模增大时，设计效率会降低。6图1.1-2 数字集成电路设计方法的演变7集成电路的发展可分为三个主要阶段。20世纪70年代(第一次变革时期)，是以加工制造为主导的IC(Integrated Circuit)产业发展的初级阶段
4、，主流产品是简单微处理器(Micro Processor Unit，MPU)、存储器以及标准通用逻辑电路。这一时期，IC整合元件厂(Integrated Device Manufacturer，IDM)在IC市场中充当主要角色，设计只作为附属部门而存在。芯片设计和半导体工艺密切相关，设计主要以人工为主，计算机辅助设计(Computer Aided Design,CAD)系统仅作为数据处理和图形编程之用。820世纪80年代(第二次变革时期)是标准工艺加工线(Foundry)公司与IC设计公司共同发展的阶段，主流产品是MPU、微控制器(Micro Control Unit，MCU)及专用IC(Ap
5、plication-Specific IC，ASIC)。这时，Foundry和IC设计公司相结合的方式开始成为集成电路产业发展的新模式。这一时期，IC产业开始进入以客户为导向的阶段。首先，标准化功能的IC已难以满足整机客户对系统成本、可靠性等的要求；其次，由于小尺寸加工技术的进步，软件的硬件化已成为可能，超大规模集成电路(Very Large Scale Integrated，VLSI)开始成为主流芯片；9再次，随着电子设计自动化(Electronic Design Automation，EDA)工具软件的发展，采用了元件库、工艺模拟参数及其仿真概念等方法，芯片设计开始进入以计算机为主的抽象化
6、软件阶段，使设计过程可以独立于生产工艺而存在。无生产线的IC设计公司(Fabless)和设计部门纷纷建立起来并得到迅速的发展，同时以制造为主的Foundry工厂也迅速发展起来。1987年，全球第一个Foundry工厂台湾积体电路公司成立，它的创始人张忠谋被誉为“芯片加工之父”。1020世纪90年代(第三次变革时期)，IC产业的“四业”开始分离，功能强大的通用型中央处理器(Central Processing Unit，CPU)和信号处理器(Digital Signal Processing，DSP)成为产业新的增长点。在这个阶段，芯片厂商认识到，越来越庞大的集成电路产业体系并不利于整个IC产业
7、的发展，“分”才能精，“整合”才成优势。于是，IC产业结构向高度专业化转化成为一种趋势，开始形成了设计业、制造业、封装业、测试业独立成行的局面，全球IC产业的发展越来越显示出这种结构的优势。11进入21世纪，IC产业的发展速度更是惊人，基于市场和社会发展的需要，数字集成电路正向多元化发展。在芯片的市场需求方面，移动通信、多媒体技术等应用的迅速发展，使具有特定功能的差异化专用芯片取代通用型芯片，逐渐成为数字IC的主要增长点。在技术方面，出现了新的发展方向。首先，CMOS模拟技术的发展使得数模混合单芯片集成技术迅速发展，在设计和成本方面体现了巨大优势；12其次，应用需求使得存储器在USLI芯片中的
8、作用越来越明显，高密度存储器及其SoC设计成为设计的热点；再次，单芯片规模的扩大使得单纯依靠提升频率的发展路线出现技术瓶颈，大规模多内核处理器结构成为通用型芯片和SoC芯片的主流设计方式。在设计方法方面，采用功能复用IP(Intelligent Property)的设计方式成为IC设计和商业化的一种主要方式，极大提高了ULSI芯片的设计效率和可扩展性。13随着集成电路规模的迅速扩大和复杂度的不断提高，芯片设计和制造成本不断提高，设计、测试和制造工艺中的环节增加，使相应的设计过程变得越来越复杂，因此，设计者希望通过某种手段提高数字集成电路的设计、验证的效率和可靠性。集成电路单元从起初的分立元件到
9、单元，然后到寄存器传输级，再到IP复用技术；系统级别由原先的印刷版系统到当下最为流行的SoC片上系统。由图1.1-1可以看出，数字集成电路技术的发展速度基本符合摩尔定律，芯片上晶体管的集成数目以每三年翻两番的速度增长。14超大规模集成电路的发展给设计者和开发者提出了一系列问题，如高层次综合、数模混合电路描述、仿真验证与形式验证等自动验证手段、数字电路的超深亚微米效应，以及设计重用等。这些问题给EDA技术的发展提出了一系列新的课题。为了从更高的抽象层次开展设计工作，增强元件模型的可重用性，提高硬件描述设计效率，提出了采用硬件描述语言(Hardware Description Language，H
10、DL)进行数字集成电路设计。如何自动化、高效率地进行数字电路的设计，是HDL语言产生的出发点，也是其进一步完善和发展的目标。15C、FORTRAN、Pascal等程序化设计语言，极大地提高了计算机软件程序设计的效率和可靠性。因此，在硬件设计领域，设计人员也希望采用程序化设计语言来进行硬件电路的设计。为此，产生了硬件描述语言HDL。HDL是一种高级程序设计语言，通过对数字电路和系统的语言描述，可以对数字集成电路进行设计和验证。1.2 硬件描述语言硬件描述语言16利用HDL语言，数字集成电路设计工程师可以根据电路结构的特点，采用层次化的设计结构，将抽象的逻辑功能用电路的方式进行实现。为了提高HDL
11、对数字电路设计、综合和仿真的能力，Mentor、Cadence、Synopsys等公司提供了功能强大的电子设计自动化(Electronic Design Automation，EDA)工具，可以将HDL程序综合成为网表，通过自动布局布线工具把网表转换为具体电路布线结构，用于专用集成电路(Application Specific Integrated Circuit，ASIC)和现场可编程门阵列(Field Programmable Gate Array，FPGA)的实现。17HDL语言发展至今，产生了很多种对于数字集成电路的描述性设计语言，并成功地应用于设计的各个阶段(建模、仿真、验证和综合等
12、)。20世纪80年代至今，已出现了上百种硬件描述语言，它们对设计自动化起到了极大的促进和推动作用，主要有Gateway Design Automation公司提出的Verilog HDL、美国国防部高级研究计划局(DARPA)设计的VHDL、美国国防部RPASSP(Rapid Prototyping of Application Specification Signal Processing)计划提出的基于面向对象的OO VHDL(Object Oriented VHDL)、美国杜克大学的DE VHDL(Duke Extended VHDL)18和美国电气和电子工程师协会(Institute
13、of Electrical and Electronics Engineers，IEEE)支持的VITAL等。Verilog HDL和VHDL语言是目前主要的两种HDL语言，并分别在1995年和1987年被采纳为IEEE国际标准，广泛用于数字集成电路的设计和验证领域。19Verilog HDL是一种常用的硬件描述语言，可以从系统级、电路级、门级到开关级等抽象层次，进行数字电路系统的建模、设计和验证工作。利用该语言可以设计出简单的门级电路，甚至功能完整的数字电路系统。1.3 Verilog HDL的发展和国际的发展和国际标准标准20从Verilog HDL的设计初始到目前的广泛应用，经历了近30
14、年的发展历程，其功能也由最初的模拟集成电路设计发展到数字和模拟电路设计(见图1.3-1)，它已经成为数字电路和数字集成电路中使用最为广泛的设计语言。Verilog HDL语言最初是由Gateway Design Automation(GDA)公司于1983年为其模拟器产品开发的硬件建模语言。作为一种便于使用的专用设计语言，Verilog HDL被广泛用于模拟集成电路和仿真器中，并逐渐为众多设计者所接受。在随后的几年，Verilog HDL开始在数字电路设计领域广泛使用。211987年，Synopsys公司开始使用Verilog HDL语言作为综合工具的输入，为在数字集成电路上的应用提供了EDA
15、综合工具，提高了电路描述性设计方式的效率。22图1.3-1 Verilog HDL 的发展历史231989年Cadence公司收购了GDA公司，Verilog HDL语言成为Cadence公司的专有设计语言。为了在更大范围内推广和使用Verilog HDL，1990年Cadence公司决定公开Verilog HDL语言，于是成立了OVI(Open Verilog International)组织，负责促进Verilog HDL语言的发展。1993年，几乎所有ASIC厂商都开始支持Verilog HDL，并且认为Verilog HDL-XL是最好的仿真器。同时，OVI组织推出Verilog HD
16、L 2.0规范，IEEE接受了将其作为IEEE标准的提案。自此，Verilog HDL正式成为数字集成电路的设计语言标准(见表1.3-1)。24表1.3-1 Verilog HDL国际标准251995年底，IEEE制定了第一个Verilog HDL语言标准Verilog IEEE 1364-1995。在此基础上，于2001年又增加了部分功能，并制定了较为完善的标准Verilog IEEE 1364-2001。目前在数字集成电路方面主要采用的就是这两个标准所规定的程序语法和设计规范。Verilog HDL在数字集成电路设计上的优越性，使其在硬件设计领域得到了广泛的应用和发展。在模拟电路设计方面，
17、基于IEEE 1364 Verilog HDL规范，提出了模拟电路行业的标准建模语言Verilog-A，以提高模拟集成电路的程序化设计能力。26在系统级设计方面，传统的设计方法采用C语言等高级软件语言进行数学模型的建立和分析，通过定点化设计，将数学模型转变成电路模型，最后采用HDL语言进行电路设计。这种方法的缺点是，数学模型的建立和电路设计是独立的，从而导致设计周期长、需要的人员和软件多，且存在重复性的工作等问题。研究和开发人员希望能将数学模型直接用于数字集成电路的设计，以提高集成电路的设计效率，这就给EDA工具厂商提出了新的要求。27为了满足这一要求，2005年诞生了System Veril
18、og IEEE 1800-2005标准。该标准建立在Verilog HDL语言的基础上，在系统层次上增强了模型建立和验证的功能，是IEEE1364 Verilog-2001标准的扩展，向下兼容Verilog-2001，并将成为下一代硬件设计和验证的语言。在功能设计方面，Verilog HDL采用描述性建模方式，通过行为描述、数据流描述和结构性描述等方式，可以对电路、输入信号激励和响应监控方式进行设计。同时，提供编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。28Verilog HDL语言定义了完善的语法规则，对每个语法结构都定义了清晰的模拟、仿真语义。
19、它从C语言中继承了多种操作符和结构，具有较强的扩展建模能力。Verilog HDL语言的核心子集相对紧凑，可以满足大多数建模应用的要求，容易学习和掌握。当然，应用于数字集成电路设计的较为完整的Verilog HDL语言还有很多的语法规则和使用方式，需要进一步学习。本书主要针对Verilog HDL基本语法规则和数字集成电路设计进行讲述，更为专业和细致的内容需要参照相关的国际标准和EDA工具的功能说明，以应对越来越复杂的数字集成电路芯片设计和验证工作。29目前，最为常用的硬件描述语言有两种，分别是Verilog HDL 和 VHDL(VHSIC Hardware Description Lang
20、uage)。其中，VHSIC是Very High Speed Integrated Circuit的缩写，故VHDL准确的中文译名应为甚高速集成电路的硬件描述语言。1.4 Verilog HDL和和VHDL30Verilog HDL和VHDL都是完备的HDL设计和验证语言，具有完整的设计方法和设计规范。它们可以设计和验证超大规模数字集成电路，并且都已成为IEEE标准。选用哪种语言进行数字集成电路开发，主要取决于设计单位的基础、计划采用的设计方案和EDA工具。这两种HDL语言具有较多的共同特点：(1)能形式化地抽象表示电路的行为和结构；(2)支持逻辑设计中层次与范围的描述；(3)可借用高级语言的
21、精巧结构来简化电路行为的描述，具有电路仿真与验证机制，以保证设计的正确性；31(4)支持电路描述由高层到底层的综合转换；(5)硬件描述与实现工艺无关(有关工艺参数可通过语言提供的属性包括进去)；(6)便于文档管理；(7)易于理解和设计重用。但是作为两种不同的标准化HDL语言，Verilog HDL和VHDL在设计方法和范围方面也有一些各自的特点。32(1)在设计方法方面，VHDL语言语法结构紧凑、灵活性差、设计规则繁琐，初学者需要用较长时间掌握它。由于语法规则严谨性高，VHDL可综合性和代码一致性很强，适用于规模较大的数字集成电路系统设计。而Verilog HDL语言的语法结构和设计方式灵活，
22、初学者对语言掌握的难度较小，设计也较容易进行综合和验证。但是由于设计代码风格的多样性，当数字电路规模较大时，代码的管理和系统设计难度较大。当然，作为经验丰富的数字电路设计工程师，采用何种语言进行设计的关键在于对语言和电路的掌握能力和对设计规范的理解程度。33为了发挥两种设计语言在设计方面各自的优势，EDA工具厂商提供了Verilog HDL和VHDL语言的混合设计、验证和综合方法。因此，设计人员只需掌握其中一种HDL语言即可。(2)在设计范围方面，Verilog HDL和VHDL语言有一个显著的区别：Verilog HDL可以描述系统级(System)、算法级(Algorithm)、寄存器传输
23、级(RTL)、门级(Gate)和开关级(Switch)电路，而VHDL则不具备开关级电路描述能力。在FPGA和CPLD等用户可配置数字电路设计中，由于最小可配置电路是门级电路，34没有开关级可配置电路，因此两种语言的设计能力相当。但是在专用数字集成电路设计和开关级描述方面，Verilog HDL语言的设计范围比VHDL略大一些。图1.4-1是Verilog HDL和VHDL在电路建模能力方面的比较。随着数字集成电路工艺和设计方法的快速发展，这两种设计语言也在不断丰富和改进，以满足更大、更高速、更复杂的数字集成电路系统设计的要求。35图1.4-1 Verilog HDL和VHDL建模能力比较36
24、在数字集成电路出现的最初几十年中，数字逻辑电路和系统的设计规模较小，复杂度也低。ASIC、FPGA和CPLD的设计工作采用厂家提供的专用电路图工具，通过连接线将定制电路单元进行互连实现。随着电路规模的增加，设计人员通常要花费很多的时间做大量重复的手工布线工作，同时为了达到设计目标，对于大量定制单元电路要分厂熟悉。这种低效率的设计方式持续了很长时间。1.5 Verilog HDL在数字集成电在数字集成电路设计中的优点路设计中的优点37Verilog HDL语言和EDA工具的出现和发展，通过运用高效率的描述性语言和强大的仿真综合工具，使设计人员将注意力集中于系统、算法和电路结构上，极大地提高了设计
25、输入和验证的效率。作为最广泛采用的HDL语言，Verilog HDL在硬件描述方面的效率高、灵活性强。图1.5-1中的(a)和(b)分别是4位和32位总线与逻辑的原理图设计和Verilog HDL语言描述方式的对比。38图1.5-1 组合逻辑电路原理图设计和Verilog HDL语言描述方式对比39图1.5-2 时序逻辑电路原理图设计和Verilog HDL语言描述方式对比40图1.5-1和图1.5-2分别是典型的组合逻辑电路和时序逻辑电路。从这两个例子可以看到，Verilog HDL在设计方面有两个突出的能力。第一，可以用较少的语句描述较为复杂的电路。图1.5-1和图1.5-2中采用一条有效
26、语句即实现了电路设计。第二，Verilog HDL具有极为灵活的可扩展特性。图1.5-1中，Verilog HDL仅需修改总线的位宽，即可将4位总线与逻辑转变为32位总线与逻辑。图1.5-2中仅需改变移位信号的长度，就可以实现不同长度移位寄存器设计。通过这两个例子可以看到，Verilog HDL极大地提高了原理图设计的效率，同时提高了设计的灵活性和对电路设计的有效管理。41HDL语言的标准化极大地扩展了Verilog HDL和VHDL语言的使用范围，并增强了其通用性。目前绝大多数的数字集成电路和FPGA的开发采用了HDL 语言。这使得Verilog HDL和VHDL的功能模块积累得越来越多，同
27、时也极大地提高了功能模块的可重用性。由于模块的可重用性对于硬件电路开发效率的提高至关重要，因此业界提出了数字集成电路的软核、硬核和固核的概念。1.6 功能模块的可重用性功能模块的可重用性42软核(Soft Core)一般是指经过功能验证、5000门以上的可综合Verilog HDL或VHDL模型。软核通常与设计方法和电路所采用的工艺无关，具有很强的可综合性和可重用性。由软核构成的器件称为虚拟器件，通过EDA综合工具可以把它与其它数字逻辑电路结合起来，构成新的功能电路。软核的可重用性大大缩短了设计周期，提高了复杂电路的设计能力。固核(FirmCore)通常是指在FPGA器件上，经过综合验证、大于
28、5000门的电路网表文件。43硬核(HardCore)通常是指在ASIC器件上，经过验证，正确的、大于5000门的电路结构版图掩模。软核、固核和硬核是目前数字集成电路功能单元模块在不同层级使用的三种形式。由于“软核”采用可读性较高的可综合HDL语言实现，因此其可维护性和可重用性程度高，使用也更加灵活和便捷。固核和硬核是针对不同芯片平台的功能单元，性能稳定，不易修改。商用“软核”通常都有针对不同芯片和工艺而定制的“硬核”和“固核”，可以从不同层次提高数字电路功能模块的可重用性。44目前国际设计领域正试图通过建立相应的标准化组织，推广和规范软核的使用方式，如虚拟接口联盟(Virtual Socke
29、t Interface Alliance)希望对接口的标准化来提高HDL语言设计模块的可重用性。45软核的产生和推广，为集成电路的设计和开发提供了一种新的商业模式，采用HDL语言的可综合代码已成为集成电路和系统产业中的重要产品。现在，超大规模的ASIC和FPGA设计更多采用的是不同公司功能模块的组合，通过开发特定功能的部件电路，形成具有特定功能的芯片和系统。相应的内核成为各个公司重要的资产，并拥有特殊的知识产权。1.7 IP核和知识产权保护核和知识产权保护46IP核是具有知识产权核的集成电路芯核的总称，是经过反复验证过的、具有特定功能的宏模块，且该模块与芯片制造工艺无关，可以移植到不同的半导体
30、工艺中。到了SoC阶段，向用户提供IP核服务已经成为可编程逻辑器件提供商的重要任务。在SoC芯片的设计生产过程中，芯片的生产厂家只需根据设计需要购入相应功能的IP核，再将这些IP核按照设计要求进行组合，即可完成所需特定功能的设计，如图1.7-1所示。这样可以大大减少设计人力的投入并降低风险，缩短设计周期，确保产品质量。47图1.7-1 采用IP模式进行开发的SoC设计48对于可编程提供商来说，能够提供的IP核越丰富，用户的设计就会越方便，其市场占有率就越高。现在，IP核已经成为系统设计的基本单元，并作为独立设计成果被交换、转让和销售。目前，全球最大的IP设计公司是英国的ARM公司，通过IP的市
31、场推广，不同性能的ARM被广泛用于通信、计算机、媒体控制器、工业芯片中，极大地提高了设计的效率。这种商业模式为集成电路的发展做出了重要贡献。49图1.8-1为一般的数字集成电路设计流程。作为一种标准化的硬件电路设计语言，Verilog HDL语言在设计和验证中起着重要作用。1.8 Verilog HDL在数字集成电路设在数字集成电路设计流程中的作用计流程中的作用50图1.8-1 数字集成电路设计流程51数字集成电路和FPGA设计过程主要分为四个阶段。第一阶段是系统设计阶段，包括总体方案和系统建模两个主要过程。总体方案是对系统进行结构规划、功能分割和互连模型系统级规划的工作。系统建模是对总体方案
32、的细化，将总体方案划分为具体的功能模块，并对互连总线等进行较为详细的设计。第二阶段是数字电路设计和代码编写阶段，即RTL代码编写阶段。在这个阶段，设计人员将系统设计的功能模块进行具体的电路设计，并形成可以测试的功能代码。52第三阶段是电路验证阶段，主要包括对硬件描述语言程序代码的功能验证和经过EDA综合工具后的时序验证两个部分。Verilog HDL程序可以对代码的功能进行基本逻辑的初步验证。Verilog HDL也可以对程序综合后生成电路进行时序验证，电路的网表也可以用Verilog HDL程序形式表示。第四阶段是集成电路的后端设计阶段，主要通过EDA工具进行物理综合、布局布线、物理验证、原
33、型建立和测试，并最终交付工艺实现。53在集成电路的设计流程中，以Verilog HDL语言为代表的HDL语言发挥了很大作用。在第一、二阶段的电路设计过程中，Verilog HDL语言主要进行系统级和电路级的设计和验证；在第三、四阶段，对于不同阶段的综合网表和物理电路的验证工作，Verilog HDL语言也被用于电路的验证工作。因此，Verilog HDL用于复杂数字逻辑电路和系统的总体仿真、子系统仿真和具体电路综合等各个设计阶段，在设计流程中具有重要的作用。54经过近30年的发展和应用，Verilog HDL语言已经成为超大规模数字集成电路和FPGA等的主要设计语言和设计方法。在设计和验证方面的优越性使其不断完善，极大地提高了数字集成电路的设计能力。本本 章章 小小 结结55以HDL语言为基础的IP技术，进一步提高了设计的效率，并为集成电路产业提供了一种新的合作方式和商业模式。Verilog HDL语言正在数字集成电路的设计、验证和综合等方面发挥着越来越重要的作用。熟练掌握Verilog HDL程序设计语言，已经成为数字集成电路设计的重要基础。
