1、第第3 3章章 时序逻辑基础与常用器件时序逻辑基础与常用器件3.1 时序逻辑基础时序逻辑基础3.2 触发器及其应用触发器及其应用3.3 MSI计数器及其应用计数器及其应用3.4 MSI移位寄存器及其应用移位寄存器及其应用3.5 半导体存储器半导体存储器3.1 时序逻辑基础时序逻辑基础 时序逻辑电路的一般模型如图3-1所示，它由组合逻辑电路和起记忆作用的存储电路组成。其中，X1,Xk是电路的k个外部输入，简称输入；Z1,Zm是电路的m个外部输出，简称输出；Q1,Qr是电路的r个内部输入，也是存储电路的输出，通常用来表示电路现在所处的状态，简称现态(Present State)；Y11,Y1y,Y
2、21,Yry是电路的ry个内部输出，也是存储电路的激励输入(y=1或2，分别对应1个Q有1个或2个激励输入)，它关系着电路将要到达的下一个状态即次态(Next State)的状态。现态和次态不是一成不变的。电路一旦从现态变为次态，对于下一个时间节拍来讲，这个次态就变成了现态3.1.1 时序逻辑电路的一般模型时序逻辑电路的一般模型图 3-1 时序逻辑电路模型 时序逻辑电路中可用的存储器件种类很多，可以是延迟元件，也可以是触发器，其中以集成触发器的使用最为广泛。与组合逻辑电路相比，时序逻辑电路具有以下两个特点：结构上存在输出到输入的反馈通道，且有存储器件；因为有存储器件，所以电路具有记忆功能。如果
3、仅就输入输出关系来看，也可以说时序逻辑电路具有一个特点，即电路在任何时刻的输出不仅和该时刻的输入有关，而且和过去的输入也有关系。3.1.2 时序逻辑电路的描述方法时序逻辑电路的描述方法 1.方程组描述法方程组描述法 与组合逻辑电路只需要一个输出方程组就可完全描述电路功能不同，时序逻辑电路必须用以下三个方程组才能完全描述其功能：输出方程组),(11nrnnkniniQQXXFZi=1,m激励方程组),(11nrnnknjnjyQQXXGYj=1,r；y=1或2 次态方程组),(111njynjnjnjYYQHYj=1,r；y=1或 2 上标n和n+1用以标明时间上的先后顺序，n对应于现在时刻tn
4、，n+1对应于下一个时刻tn+1。输出方程组Zi和激励方程组Yjy表明，时序逻辑电路在时刻tn的输出和激励是该时刻电路的外部输入Xn和现态Qn的组合逻辑函数。而次态方程组则表明，时序逻辑电路在时刻tn+1的状态(次态)需要由时刻tn的状态(现态)Qn和激励函数Yn共同决定。即使输入相同，也可能因为现态的不同而使电路产生不同的输出和激励，并转向不同的次态。例如，某时序逻辑电路的上述三个方程组(k=1,m=2,r=2,y=2)分别为：输出方程组nnnnnnQXZQXZ1211激励方程组nnnnnnQXKQXJ2121nnnnnnQXKQXJ1212次态方程组)()(1222221212111111
5、nnnnnnnnnnnnnnnnnnQXQXQKQJQQXQXQKQJQ 其中，Z1、Z2为该电路的两个输出信号；J1、K1和J2、K2分别为该电路中两个JK触发器的激励输入信号；为两个JK触发器在时刻tn的Q端输出状态信号，也是电路的现态；为两个JK触发器在时刻tn+1的Q端输出状态信号，也是电路的次态。nnQQ21、nnQQ21、2.状态图描述法状态图描述法 状态图(State Diagram)是时序逻辑电路状态转换图的简称，它能够直观地描述时序逻辑电路的状态转换关系和输入输出关系，是分析和设计时序逻辑电路的一个重要工具。在状态图中，电路的状态用状态名符号外加圆圈(称为状态圈)来表示，状态
6、转换的方向用箭头来表示，箭头旁以X/Z的形式标出转换的输入条件X和相应的电路输出Z，如图3-2所示。该图读法如下：当电路在时刻tn处于现态Si而输入为X时，电路输出为Z；在时刻tn+1，电路将转换到次态Sj。图 3-2 状态图 【例3-1】某时序逻辑电路的状态图如图3-3所示。假定电路现在处于状态S0，试确定电路输入序列为X=1000010110时的状态序列和输出序列，并说明最后一位输入后电路所处的状态。解解 根据电路的状态图、初始状态及输入序列，可以推导如下：时刻 0 1 2 3 4 5 6 7 8 9输入X 1 0 0 0 0 1 0 1 1 0现态 S0 S1 S2 S3 S0 S0 S
7、1 S2 S0 S1次态 S1 S2 S3 S0 S0 S1 S2 S0 S1 S2输出Z 0 0 0 1 0 0 0 1 0 0图3-3 例3-1的状态图 可见，当电路处于初始状态S0且输入序列X=1000010110时，状态序列为S1S2S3S0S0S1S2S0S1S2，Z输出序列为0001000100，最后一位输入后电路处于S2状态。3.状态表描述法状态表描述法 时序逻辑电路的状态转换关系和输入输出关系也可以用状态表(State Table)的形式进行描述。状态表的结构如图3-4所示。电路所有可能的输入组合列在表的顶部，所有的状态作为现态列在表的左边，对应的次态和输出填入表中。该表读法如
8、下：当电路在时刻tn处于现态Si而输入为X时，电路输出为Z；在时刻tn+1，电路将转换到次态Sj。状态图和状态表可以相互转换。例如，图3-3所示状态图可转换为表3-1所示的状态表，反过来也一样。表中Sn表示现态，Sn+1表示次态。图 3-4 状态表的结构输入现态SiSj/ZX次态/输出表表3 1 图图3-3的状态表的状态表3.1.3 时序逻辑电路的一般分类时序逻辑电路的一般分类 1.同步时序电路和异步时序电路同步时序电路和异步时序电路 按照电路中状态改变的方式来分，时序逻辑电路可以分为同步时序电路(Synchronous Sequential Circuit)和异步时序电路(Asynchron
9、ous Sequential Circuit)两大类。凡是有一个统一的时钟脉冲信号CP，存储电路中各触发器只在时钟脉冲CP作用下才可能发生状态转换的时序逻辑电路称为同步时序电路。相反，没有统一的时钟脉冲信号，存储电路中各触发器(或延迟元件)状态变化不同步的时序逻辑电路则称为异步时序电路。由于时钟脉冲只决定同步时序电路的状态变化时刻，因此分析和设计同步时序电路时，通常只将时钟脉冲CP看作时间基准，而不看作输入变量。时序电路的现态和次态也根据CP脉冲来区分，某个时钟脉冲作用前电路所处的状态称为现态，时钟脉冲作用后的状态称为次态。异步时序电路又可以根据输入信号特征的不同，进一步划分为电平型异步时序电
10、路和脉冲型异步时序电路。电平型异步时序电路没有通常意义下的时钟脉冲输入，其状态转换完全由输入信号的电平变化直接引起。脉冲型异步时序电路虽有时钟脉冲信号输入，但各个触发器并没有使用统一的时钟，各触发器的状态变化也不是同时发生的，而是异步变化。.米里型电路和摩尔型电路米里型电路和摩尔型电路 按照输出变量是否和输入变量直接相关来分，时序逻辑电路又可以分为米里（Mealy）型电路和摩尔（Moore）型电路两类。输出与输入变量有关的时序逻辑电路称为米里型电路，它的输出与现态和输入的函数相关，输出方程组如式(3-1)所示。米里型电路的状态图和状态表分别如图3-3和表3-1所示。输出与输入变量无直接关系的时
11、序逻辑电路称为摩尔型电路，它的输出只是现态Qn的函数，输出方程组的形式变为miQQFZnrnini,1),(1图 3-5 摩尔型电路状态图和状态表示例(a)状态图；(b)状态表 同一个时序逻辑功能，既可以用米里型电路来实现，也可以用摩尔型电路来实现。二者除了输出信号与输入信号的时序关系略有不同之外，从功能上讲，二者没有本质差别。从实现的角度看，米里型电路所需状态(或存储器件)一般比摩尔型要少，但摩尔型电路的输出电路却比米里型电路简单。这说明，米里型电路和摩尔型电路各有千秋，设计者可以根据需要选择适当的电路类型进行电路设计。3.2 触发器及其应用触发器及其应用3.2.1 RS触发器触发器 1.基
12、本基本RS触发器触发器 基本RS触发器是结构最简单的一种触发器，各种实用的触发器都是在RS触发器的基础上构成的。由两个与非门交叉耦合构成的RS触发器电路及其逻辑符号如图3-6所示。输入信号上的非号和输入端的小圆圈，都表示这两个输入信号为低电平有效。图 3-6 与非门RS触发器(a)电路；(b)国标符号；(c)惯用符号 Q和 是触发器的两个互补输出端，正常情况下二者的逻辑电平相反。规定Q输出端的逻辑值表示触发器的状态，即Q1表示触发器处于1状态，Q0表示触发器处于0状态。触发器的这两种稳定状态正好用来存储二进制信息1和0。通常将使Q1的操作称为置1或置位(Set)，使Q0的操作称为置0或复位(R
13、eset)。稍后将看到，基本RS触发器正是一种复位-置位触发器，端起复位作用，端起置位作用，这也是将其称作RS触发器的原因。与非门RS触发器的真值表如表3-2所示。其中后3种输入情况下的Q端状态很容易根据电路推出，此处仅对 、的禁止使用情况进行说明。QRS0R0S表表3-2 与非门与非门RS触发器真值表触发器真值表 当 和 端同时为0时，从电路可见，触发器的两个互补输出端Q和 都为1，这不仅违背了触发器的两个输出信号Q和 应该互补的规定，而且当 和 同时变为1时，因为两个与非门的延迟时间差异无法确知，将导致触发器状态既可能为1也可能为0的一种“无法说清”的特殊情况，这也违背了电路设计的确定性原
14、则。因此，应该禁止出现这种情况。从表3-2可以看出，与非门RS触发器具有置位（Q=1）、复位（Q=0）、保持三种功能，输入信号 、分别起复位和置位作用，且都是低电平有效。RSQQRSRS图 3-7 与非门RS触发器的工作波形图 3 8 或非门RS触发器(a)电路；(b)国标符号；(c)惯用符号；(d)真值表2.时钟同步时钟同步RS触发器触发器图 3-9 时钟同步RS触发器(a)电路；(b)国标符号；(c)惯用符号；(d)真值表 时钟同步RS触发器的详细真值表(也称状态真值表)和工作波形如图3-10所示。从波形图可见，在最后一个CP脉冲的CP=1期间，R、S的变化引起触发器状态发生了3次变化。像
15、这种触发器在一个CP脉冲作用期间发生多次翻转的现象称为空翻。在时序逻辑电路中，空翻现象必须坚决避免。解决的办法就是采用只对CP边沿响应而不是对电平进行响应的边沿触发器。现在的集成触发器大多采用这种边沿触发的电路结构，触发器的状态只可能在CP脉冲的上升沿或下降沿发生翻转，从而有效地防止了空翻。用卡诺图化简状态真值表，可以得到描述该触发器状态转换规律的特征方程(也称次态方程或状态方程)及特征方程成立的条件(即对R、S输入信号的约束条件)0:1nnnnnnRSQRSQ约束条件 将时钟同步RS触发器的S端外接D输入，D反相后接R端，可构成D锁存器（Delay Latch），用于存储二进制数据。每当CP
16、脉冲作用后，加于D输入线上的数据就锁存在D锁存器中。74373就是这样一种典型的8位二进制数锁存器。图 3-10 时钟同步RS触发器的状态真值表与工作波形(a)状态真值表；(b)工作波形3.2.2 集成触发器集成触发器1.D触发器触发器图 3 11 D触发器(a)国标符号；(b)惯用符号；(c)真值表；(d)状态图；(e)激励表 从真值表可见，D触发器具有如下逻辑功能特点：不管触发器的现态是0还是1，当时钟脉冲CP的上升沿到来后，触发器都将变成与时钟脉冲上升沿到来时的D端输入值相同的状态，即相当于将数据D存入了D触发器中。因此，D触发器特别适合于寄存数据。从真值表直接写出D触发器的特征方程：Q
17、n+1=Dn(3-6)D触发器的工作波形(设Q端初始状态为0)和脉冲特性如图3-12所示。从宏观上看，D触发器的状态变化发生在CP脉冲的上升沿。但从微观上看，D触发器使用时也要满足其脉冲特性的要求，如在CP脉冲上升沿到来前，D端外加信号至少有长度为tset的建立时间；在CP脉冲上升沿过后，D端外加信号至少有长度为th的保持时间。tset、th连同触发器延迟时间tpd、时钟高电平持续时间TWH和低电平持续时间TWL，决定了D触发器的最高工作频率。例如双D触发器芯片SN7474的tsetmin=20 ns，thmin=5 ns，tpdmin=40 ns，TWHmin=37 ns，TWLmin=30
18、 ns，最高工作频率fmax为15 MHz。当不满足这些条件时，SN7474将不能正常工作。图 3-12 D触发器的工作波形与脉冲特性(a)工作波形；(b)脉冲特性2.JK触发器触发器JK触发器(JK FlipFlop)一般采用时钟脉冲CP的下降沿触发翻转的主-从结构或边沿触发结构，J、K是触发器的两个激励输入。JK触发器的逻辑符号(边沿触发结构)、真值表、状态图、激励表如图3 13所示。时钟输入端的小圆圈表示下降沿触发。图 3-13 JK触发器(a)国标符号；(b)惯用符号；(c)真值表；(d)状态图；(e)激励表 主-从结构也称脉冲触发(PulseTriggered)结构，它由主、从两个触
19、发器构成。在CP为高电平期间，主触发器动作，从触发器保持不变；CP下降沿到来时主触发器状态传送到从触发器，使从触发器状态跟随主触发器变化；在CP为低电平期间，主、从触发器的状态都保持不变。主-从触发器的国标符号与边沿触发器有所不同，它的CP输入端无小圆圈和动态输入符号“”，但Q和 输出端框内要加延迟输出符号“”，用以表示触发器状态在CP下降沿到来时才发生变化。Q 从真值表可见，JK触发器的逻辑功能最为丰富。在时钟脉冲和激励信号作用下，可以实现置1（置位）、置0（复位）、保持和翻转等操作。J、K的作用分别与RS触发器中S和R的作用相当，分别起置位和复位作用，但均为高电平有效，且允许同时有效。JK
20、触发器激励表中激励函数Jn、Kn取值为表示0、1均可，对状态转换没有影响。用卡诺图化简真值表，可得JK触发器的特征方程为nnnnnQKQJQ1(3-7)图 3 14 JK触发器的工作波形3.T触发器和触发器和T触发器触发器图 3-15 T触发器(a)国标符号；(b)惯用符号；(c)真值表；(d)状态图；(e)激励表从真值表可直接写出T触发器的特征方程为nnnnnnnQTQTQTQ1 将T触发器的激励输入端T固定接逻辑1，则可得只有翻转功能的触发器，称为T触发器。每来一个时钟脉冲，T触发器的状态就翻转一次。T触发器和T触发器特别适合实现计数器，因为计数器电路中的触发器状态要么翻转，要么保持。但必
21、须指出的是，通用数字集成电路中并无T触发器或T触发器这类器件，需要用到时可由D触发器或JK触发器改接。此时，T触发器或T触发器的触发方式与所使用的触发器相同。如果是在CP脉冲的下降沿触发，逻辑符号的CP输入端应有小圆圈。(3-8)4.集成触发器的异步置位端集成触发器的异步置位端SD和异步复位端和异步复位端RD为了便于给触发器设置确定的初始状态，集成触发器除了具有受时钟脉冲CP控制的激励输入端D、T、JK外，还设置了优先级更高的异步置位端SD和异步复位端RD。带有异步端的D触发器的逻辑符号和真值表如图3-16所示，其中，RD、SD的非号和输入端的小圆圈都表示低电平有效。和基本RS触发器的用法一样
22、，集成触发器不允许异步置位与复位信号同时有效。当异步置位或复位信号有效时，触发器将立即被置位(Q=1)或复位(Q=0)，时钟CP和激励信号都不起作用；只有当异步信号无效时，时钟和激励信号才起作用。图 3-16 带异步端的D触发器CPDQ置0置1异步置0异步置1置0DRDS图 3-17 带异步端的D触发器的工作波形 5.触发器逻辑功能的转换触发器逻辑功能的转换 D触发器和JK触发器根据功能需要可以改接为T或T触发器，而且D触发器和JK触发器之间也可以进行相互转换。JK触发器因为功能最为完善，所以改接为其它触发器时非常方便。令J=D、，使JK触发器只能工作在置1或置0方式，就成了D触发器；令J=K
23、=T，使JK触发器只能工作在保持或翻转方式，就成了T触发器。D触发器的功能相对单一，将D触发器用做其它类型的触发器时，连接电路相对复杂。用D触发器构成JK触发器时，D触发器的激励函数表达式为 ；用D触发器构成T触发器时，D触发器的激励函数表达式为 。DK QKQJDTQD3.2.3 触发器的应用触发器的应用 1.消除机械开关抖动消除机械开关抖动在电子系统中，机械开关的抖动对系统工作的稳定性和可靠性危害极大。例如微机系统的手动复位电路，如果不对复位按键消抖动，将影响系统复位的可靠性，严重时甚至有可能使微机系统无法正常工作。使用基本RS触发器就可解决这类问题。图318就是一个消抖动电路及其工作波形
24、。当开关S接通上端触点时，R=1，S=0，Q端输出高电平。当开关S从上端触点扳向下端触点时，S端为高电平，R端因为开关S的抖动而时高时低，经过一段时间后才能稳定在低电平上。根据基本RS触发器的工作原理，尽管R端发生了抖动，但Q端却输出了一个稳定的低电平，从而有效地消除了开关S的抖动。图 3-18 基本RS触发器消除开关抖动(a)电路；(b)波形 2.构成寄存器和移位寄存器构成寄存器和移位寄存器 利用触发器的存储功能，可以非常方便地构成各种寄存器(Register)和移位寄存器(Shift Register)。寄存器的功能是存储二进制信息，基本要求是“存得进、存得住、取得出”。移位寄存器是一种具
25、有移位功能的寄存器，不仅能够存放二进制信息，而且还能对所存储的二进制信息进行移位。在各种触发器中，使用D触发器构成寄存器和移位寄存器最为方便。一个使用D触发器构成的4位二进制数右移寄存器如图3-19所示，它在每个CP脉冲的上升沿将数据右移1位，移位工作表如表3-3所示。图 3-19 4位二进制右移寄存器表表3-3 4位右移寄存器移位工作表位右移寄存器移位工作表3.构成计数器构成计数器1)2n进制异步计数器的连接规律表表3-4 2n进制异步计数器的连接规律进制异步计数器的连接规律 【例3-2】分别用JK触发器和D触发器构成八进制异步减法计数器，并画出其中一种电路的工作波形和状态图。解解 八进制计
26、数器需要3个触发器。用JK触发器和D触发器构成的八进制异步减法计数器电路如图3-20所示。图 3-20 八进制异步减去计数器电路(a)JK触发器构成；(b)D触发器构成用JK触发器构成的八进制异步减法计数器的工作波形如图3 21所示。两种计数器电路的状态图相同，均如图3 22所示。从状态图可见，该计数器计数循环内包含8个状态，每经过8个CP脉冲，状态按递减顺序循环一次，因此它的确是一个八进制减法计数器。图 3-21 八进制异步减法计数器的工作波形图3-22 八进制异步减法计数器的状态图111Q2 Q1 Q0000111001010011110101100 2)非2n进制异步计数器的构成方法 非
27、2n进制异步计数器有两种构成方法，一种称为阻塞反馈法，一种称为脉冲反馈法。此处仅介绍脉冲反馈法中最简单的异步清0-置1法，该方法按照下面步骤连接电路。首先按照前述方法构造一个满足2n-1M2n的2n进制异步加法或减法计数器，其中M为待设计的计数器的进制数或模数。如果是加法计数器，则遇状态M异步清0，使计数器跳过后面的 2n-M 个状态。具体连接方法是：将M化为n位二进制数，将其中为1的触发器的Q端“与非”后接到各触发器的异步清 端上，电路即构造完毕。此处的与非门称为识别门。如果是减法计数器，则遇全1状态异步置 M-1 状态，使计数器跳过后面的 2n-M 个状态。具体连接方法是:将M-1化为n位
28、二进制数，将其中为1的触发器的 端及为0的触发器的 端连到一个与非门的输出端，各个触发器的Q端作为该与非门的输入，电路即构造完毕。DRDSDR 【例3-3】分别用D触发器构成五进制异步加法计数器和减法计数器，并画出状态图。解解 五进制计数器需要3个触发器。对于TTL触发器，开路输入端相当于接逻辑1。构成加法计数器时，首先构成八进制加法计数器。因为5=(101)2，Q2和Q0为1，所以将Q2和Q0触发器的Q端“与非”后接到各个触发器的异步清0端D即可构成五进制异步加法计数器，电路如图3-23所示。图 3-23 五进制异步加法计数器电路图 3-24 五进制异步减法计数器电路图 3-25 五进制异步
29、加法计数器状态图图 3-26 五进制异步减法计数器状态图111Q2 Q1 Q00001110010100111101011003)2n进制同步计数器的连接规律表表3-5 同步行波计数器的连接规律同步行波计数器的连接规律 不论是加法计数器还是减法计数器，最低位触发器Q0都工作在有CP脉冲就翻转的 T触发器状态，因此激励T0=1，J0=K0=1。最低位以外的各个触发器，加法计数和减法计数时激励输入的连接方法不同。对于加法计数器，各位触发器在其所有低位触发器Q端均为1时，激励应为1，以便下一个CP脉冲到来时低位向本位进位，因此，激励Ti=Ji=Ki=Q0Q1Qi-2Qi-1。对于减法计数器，各位触发
30、器在其所有低位触发器Q端均为0时，激励应为1，以便下一个CP脉冲到来时低位向本位借位，因此，激励 。1210iiiiiQQQQKJT 【例3-4】分别用JK触发器构成八进制同步加法计数器和减法计数器。解解 用JK触发器构成的八进制同步加法计数器和减法计数器电路分别如图3-27和图3-28所示。图 3-27 八进制同步加法计数器电路图 3-28 八进制同步减法计数器电路3.3 MSI计数器及其应用计数器及其应用表表3-6 部分常用部分常用MSI计数器的型号及基本特性计数器的型号及基本特性表表3-6 部分常用部分常用MSI计数器的型号及基本特性计数器的型号及基本特性3.3.1 二二-五五-十进制异
31、步加法计数器十进制异步加法计数器7490 1.功能描述功能描述 二-五-十进制异步加法计数器7490采用14引脚双列直插式封装，电源和地的引脚位置与大多数标准集成电路不同，第5脚为电源，第10脚为地，使用时需要注意。与此类似的还有7491、7492、7493、7494、7496等芯片。7490的电路结构、逻辑符号如图3-29所示。从电路结构可见，7490在其电路内部实际上分为二进制和五进制两部分，分开使用时，它是二进制计数器或五进制计数器；结合使用时，它是十进制计数器。在QD、QC、QB三个触发器构成的五进制计数器中，QD是最高位，QB是最低位。两个时钟脉冲输入信号CPA、CPB均为下降沿有效
32、。图 3-29 7490电路结构与逻辑符号(a)电路结构；(b)国标符号；(c)惯用符号 国标符号中，CTR是计数器限定符，DIV是分频器限定符，时钟端的“+”表示加法计数。中部DIV2表示这部分为2分频，下部DIV5表示这部分为5分频。上部T型框为公共控制部分，CT=0表示当R01、R02逻辑与结果为1时，计数器将置0(复位)；Z为互联关联符，Z3表示当S91、S92逻辑与结果为1时，中部3CT=1，下部3CT=4，即将QA置1，QDQCQB置为(100)2，也就是将QDQCQBQA置为(1001)2，即将计数器置9。表表3-7 7490功能表功能表表表3-8 7490真值表真值表图 3-3
33、0 7490构成十进制计数器(a)8421BCD计数器；(b)5421BCD计数器2.使用方法使用方法表表3 9 7490构成不超过十的任意进制计数器的电路连接表构成不超过十的任意进制计数器的电路连接表图 3-31 7490构成八进制计数器(a)电路；(b)工作波形3.级联扩展级联扩展1)模数M可分解当模数M可分解为M=M1M2Mk (Mi10,1 i k)且M不计较计数器状态编码时，可以先分别实现各子计数器Mi，然后级联构成模M计数器。(3-9)【例例3-5】用7490构成四十五进制计数器电路。解解 M=45=95，可以先构成九进制和五进制计数器，然后级联构成四十五进制计数器，电路如图3-3
34、2所示。其中右侧7490构成九进制计数器，左侧7490构成五进制计数器。图 3-32 7490构成四十五制进计数器 2)一般扩展方法 使用7490的一般扩展方法是，先将7490接为10n进制计数器，然后遇M清0。尽量利用R01、R02端，不加或少加逻辑门。【例例3-6】用7490构成八十五进制计数器。解解 首先用两片7490构成一百进制计数器，然后遇85（十位为8，个位为5时）清0，电路如图3-33所示。图 3-33 7490构成八十五进制计数器 该电路的基本工作过程为：一般情况下，右侧7490(个位)每来1个CP脉冲状态加1，满10向左侧7490(十位)进位。当左侧7490(十位)为8(QD
35、=1)、右侧7490(个位)为5(QDQCQBQA=0101)时，两片7490的R01、R02同时为1，两片7490的Q端立即同时清0，电路回到00状态。由于该计数器的有效计数状态为0084，所以是一个八十五进制加法计数器。3.3.2 4位二进制同步可预置加法计数器位二进制同步可预置加法计数器741631.功能描述功能描述图 3-34 74163的逻辑符号与功能表 2.使用方法使用方法 从功能表可见，74163具有同步清0、同步置数、同步计数和状态保持等功能，是一种功能比较全面的MSI同步计数器。使用74163的复位和置数功能，可以方便地构成任意进制计数器。1)反馈清0法构成M进制计数器 因为
36、74163是同步清0，因此反馈识别门的连接关系与7490有所不同。7490是遇状态M立即清0，74163是遇状态“M-1”时下一个CP脉冲清0。当74163到达状态“M-1”时，反馈识别门输出0，但必须等到下一个CP脉冲到来时才能将计数器复位，因此状态“M-1”是稳定状态，计数器输出波形不会出现毛刺。【例3-7】用74163构成10进制计数器。解解 M-1=10-1=9=(1001)2，QD、QA为1，因此，识别与非门输入端接QD和QA，输出端接 。为了保证 时计数器正常计数，、P、T等信号均应接逻辑1。电路连接如图3-35所示，工作波形如图3-36所示。CLR1CLRLD图 3-35 例3-
37、7电路 图 3-36 图3-35电路工作波形CPQA同步清0QBQCQDCLR 2)反馈预置法构成M进制计数器 使用74163的置数功能，可以灵活地构成各种进制的计数器。基本连接方式为：DCBA接计数器状态循环的第一个状态，识别与非门输入端接计数器状态循环的最后一个状态中“1”所对应的触发器Q端，识别与非门输出端接74163的 。如果计数器状态循环的最后一个状态是“15”，则直接将进位输出CO取反后接 即可。为了保证 时计数器正常计数，74163的其它控制端 、P、T均应接逻辑1。LDLD1LDCLR 【例3-8】用74163构成十进制计数器，并画出其工作波形。解解 计数器状态循环采用前面10
38、个状态，首状态为“0”，末状态为“9”，因此，DCBA=0000，计数器电路如图3-37所示，工作波形如图3-38所示。ADQQLD 图 3-37 例3-8电路图 3-38 图3-37电路的工作波形CPQA同步置数QBQCQDLD 在74系列计数器中，74161与74163最为接近。74161除了是异步复位外，其它与74163完全相同。而74160与74161的区别仅在于74160是十进制计数器，74161是十六进制计数器。同样，74162与74163的区别也仅在于74162是十进制计数器，而74163是十六进制计数器。因此，7416074163的使用方法几乎相同。3.级联扩展级联扩展图 3-
39、39 二二百五十六进程程控计数器电路 设预置数为Y，计数器模数为M，级联的芯片数为k，则三者之间的关系为 Y=16k-M (3-10)例如，要构成模M=200的计数器，需要2片74163，预置数Y=162-200=56=(0011 1000)2 即在图3-39电路中，左侧74163的DCBA接0011，右侧74163的DCBA接1000。图3-39电路中，改变预置数Y就可以改变计数器的进制数。用计算机输出数据来控制计数器的进制数最为方便，因此常把这类计数器称为程控计数器或程控分频器。程控计数器的连接方法本质上相当于每个计数循环开始时给计数器置入一个基数，计M个CP脉冲后计数器就达到满量程(16
40、k)，从而产生进位，使计数器重新开始新一轮计数。因此，必须注意，这种计数器真正使用的是16k个状态中后面M个状态构成的计数循环，其编码方式与一般计数器不同。按照这种低位芯片的进位输出CO接相邻高位芯片的T控制端、最高位芯片的进位输出CO取反后接各个74163的控制端的连接方式，可以实现更多芯片的级联。3.3.3 同步同步10进制可逆计数器进制可逆计数器74192 1.功能描述功能描述 同步十进制可逆计数器74192采用16引脚双列直插式封装，第16脚和第8脚分别为电源和地，采用8421BCD码进行十进制加法或减法计数，其逻辑符号与功能表如图3-40所示，时钟脉冲CPU和CPD上升沿有效。国标逻
41、辑符号中，CTRDIV10是模10计数器或10分频器的限定符。CT=0表示当CLR为高电平时，计数器异步复位。“2+”表明CPU为加法计数脉冲，G1和 表明加法计数到达状态9且CPU为低电平时 端输出低电平，说明 为进位输出且低电平有效，。“1-”表明CPD为减法计数脉冲，G2和 表明减法计数到达状态0且CPD为低电平时端输出低电平，说明 为借位输出(Borrow Output)且低电平有效,。G3和3D表示 为低电平时，将DCBA(B、C、D处与A类似，未标出)置入QDQCQBQA中，说明 为异步置数控制端，低电平有效，DCBA为预置数输入端。91CTCOCOUABCDCPQQQQCO02C
42、TBODABCDCPQQQQBOLDLD图 3-40 74192逻辑符号与功能表(a)国标符号；(b)惯用符号；(c)功能表 74192各输入信号的作用可以从功能表看得更清楚。尤其需要注意的是：加法计数时，CPU输入计数脉冲，而CPD必须维持逻辑1；减法计数时，CPD输入计数脉冲，而CPU必须维持逻辑1。此外，异步清0控制信号 CLR的优先权比置数控制信号 的高。LD 2.使用方法使用方法 74192有清0和置数功能，因此同样可以使用反馈清0法或反馈预置法来构成任意进制计数器。1)反馈清0法构成M进制计数器 74192是异步清0，使用反馈清0法构成加法计数器的方法与7490相同，即遇M清0。构
43、成减法计数器时，使用0和后面M-1个状态构成计数循环，遇10-M状态清0。2)反馈预置法构成M进制计数器 因为是异步置数，74192不仅和异步清0一样会在波形上产生毛刺输出，而且在构成计数器时预置数与进制数的关系也与74163有所不同。以M进制加法计数器为例，使用前面M个状态构成计数器时，DCBA接计数循环的首状态，以末状态加1后的状态作为识别与非门的输入，与非门的输出接置数控制端 。使用后面M个状态构成程控计数器时，预置数与进制数的关系变为 Y=10k-M-1(3-11)构成M进制减法计数器时，与用触发器构成任意进制计数器的方法类似，遇9置为M-1状态。ADQQLD LD 【例例3-9】用7
44、4192构成两种预置方式的八进制加法计数器。解解 使用前面8个状态时，首状态为(0000)2，末状态为(0111)2，(0111)2+1=(1000)2，因此 ,预置数CBA=(0000)2。使用后面8个状态时，预置数DCBA=10-8-1=1=(0001)2，。用74192构成的两种八进制加法计数器电路如图3-41所示DQLD ADQQLD 图 3-41 74192构成的两种八进制加法计数器(a)使用前面8个状态；(b)使用后面8个状态 3.级联扩展级联扩展 用两片74192构成的一百进制可逆计数器电路如图3-42所示。其中X为加法/减法控制端，当X=0时，CPU=CP，CPD=1，计数器为
45、一百进制加法计数器；当X=1时，CPU=1，CPD=CP，计数器为一百进制减法计数器。按照类似方式级联，可以构成10k进制的可逆计数器。采用反馈清0或反馈预置方法，可以方便地构成任意进制计数器。图 3-42 一百进制可逆计数器电路3.3.4 计数器的应用计数器的应用 1.分频分频 从较高频率的输入信号得到较低频率的输出信号的过程称为分频。分频器本质上就是计数器，惟一区别仅在于分频器必须有输出，而计数器可以有输出也可以没有输出。【例3-10】某数字通信系统的基本时钟频率为1 MHz，其中一个子系统的时钟频率要求为125 kHz。试设计能够从基本时钟产生子系统工作时钟的电路。解解 设分频次数为N，
46、则有N=1 MHz/125 kHz=8。因此，设计一个带有输出的八进制计数器即可满足使用要求。用74163实现的8分频器电路如图3-43所示。图 3 43 8分频器电路 2.计时计时 计时器本质上也是计数器。只要计数器的输入计数脉冲是周期性的，则脉冲个数可以转换为时间，计数器就可以作为计时器使用。电子钟、电子表中的时、分、秒计时电路，就是采用的这种工作原理。假定基准时钟频率为1 Hz，即每秒1个脉冲，那么设计一个六十进制计数器对秒脉冲计数，就可实现秒计时，并且每60秒产生一个分脉冲输出。同样再采用一个六十进制计数器对秒计时器的输出即分脉冲进行计数，就可实现分计时，并且产生小时脉冲输出。实现小时
47、计时的电路与之相类似。3.脉冲分配脉冲分配 脉冲分配器是一种能够在周期时钟脉冲作用下输出各种节拍脉冲的数字电路。利用计数器和译码器，可以方便地实现脉冲分配。例如，用74163计数器和74138译码器实现的8路脉冲分配器电路及工作波形如图3-44所示。在时钟脉冲CP驱动下，计数器74163的QCQBQA输出端将周期性地产生000111输出，通过译码器74138译码后，依次在 端输出1个时钟周期的负脉冲，从而实现了8路脉冲分配。70YY图 3-44 8路脉冲分配器电路及工作波形(a)电路；(b)工作波形 4.产生周期序列信号产生周期序列信号 利用计数器的状态循环特性和数据选择器(或其它组合逻辑器件
48、)，可以实现计数型周期序列产生器。计数器的模数M等于序列的周期，计数器的状态输出作为数据选择器的地址变量，要产生的序列作为数据选择器的数据输入，数据选择器的输出即为输出序列。【例3-11】设计一个(周期性)巴克码序列1110010产生器。解解 因为序列周期为7，因此计数器的模数M=7。用74161和八选一数据选择器74151实现的巴克码序列1110010产生器如图3-45所示。图 3-45 7位巴克码产生器电路3.4 MSI移位寄存器及其应用移位寄存器及其应用表表3-10 部分常用部分常用74系列系列MSI移位寄存器及其基本特性移位寄存器及其基本特性续表续表3.4.1 4位双向移位寄存器位双向
49、移位寄存器74194 1.功能描述功能描述图 3-46 74194逻辑符号与功能表(a)国标符号；(b)惯用符号；(c)功能表74194QAQBQCS1CP(a)QDCLRABCD1,4DC4S1101/2CPSRG4QADCBARCLRQBQCQD(b)S030M3,4D3,4D3,4D3,4D2,4DSRSLSRSLS0图 3-46 74194逻辑符号与功能表(a)国标符号；(b)惯用符号；(c)功能表(c)输 入CLR01111AaBbCcDd输 出QAQBQCQD0000nDQnCQnBQnAQnDQnCQnBQ工作模式异步清零数据保持同步右移同步左移同步置数00110101S1S0C
50、PnCQnBQnAQRSLSabcd 国标符号中，SRG为移位寄存器的限定符，后面的4表示74194是4位移位寄存器。“1/2”表示两种移位方式，“1”为方式1右移方式，SR为右移数据输入端；“2”为方式2左移方式，SL为左移数据输入端。M为方式关联符，其后跟的数字表明74194有4种工作方式。控制关联符C4表明SR、A、B、C、D、SL受CP脉冲(上升沿)控制。R为复位关联，它与时钟无关，说明为异步复位(低电平有效)。从功能表可见，74194具有异步清0、数据保持、同步左移、同步右移、同步置数等5种工作模式。为异步复位输入，低电平有效，且优先级最高。S1、S0为方式控制输入，其4种组合对应4
