1、8.1可编程阵列逻辑（PAL）器件8.1.1现场可编程逻辑阵列（现场可编程逻辑阵列（FPLA）器件）器件8.1.2PAL器件的基本结构器件的基本结构8.1.3PAL器件的输出和反馈结构器件的输出和反馈结构8.1.4PAL器件编号与典型器件编号与典型PAL器件介绍器件介绍8.1.5PAL器件的应用器件的应用Programmable Array Logic可编程阵列逻辑（可编程阵列逻辑（PALProgrammable Array Logic）器件是）器件是20世纪世纪70年代末期出现的一种年代末期出现的一种低密度、低密度、一次性可编程一次性可编程逻辑器件。它是在现场可编逻辑器件。它是在现场可编程逻
2、辑阵列（程逻辑阵列（FPLAField Programmable Logic Array）器件之后，第一个具有典型实际意义的可）器件之后，第一个具有典型实际意义的可编程逻辑器件（编程逻辑器件（PLDProgrammable Logic Device）。）。演演 示示8.1.1 现场可编程逻辑阵列（现场可编程逻辑阵列（FPLA）器件）器件可编程可编程与与阵列阵列n输入输入k2n可编程可编程或或阵列阵列mk输出输出图8-1-1 FPLA器件的基本结构框图FPLA器件是在器件是在PROM的基础上发展而来的，由的基础上发展而来的，由与与、或或两两级可编程级可编程逻辑阵列构成。逻辑阵列构成。不需要包含输
3、入信号所有可能的组合。不需要包含输入信号所有可能的组合。111&11ABCABCBCCAF1CBBCBAF2BABCCBCA( (a) )图8- -1- -2 FPLA基本结构示例由一般标准门电路构成的由一般标准门电路构成的FPLA基本结构示例。基本结构示例。通过对通过对与与阵列编程，产生四个阵列编程，产生四个与与项项；对；对或或阵列编程，产生阵列编程，产生两个两个与或与或表达式表达式形式的逻辑函数，其中的形式的逻辑函数，其中的与与项由项由与与阵列编程阵列编程产生。产生。1( (b) )图8- -1- -2 FPLA基本结构示例11ABCABCVCC可编程可编程与与阵列阵列可编程可编程或或阵列
4、阵列BCCAF1CBBCBAF2基本熔丝结构示例。基本熔丝结构示例。ABC 可编程与阵列可编程与阵列可编程可编程或或阵列阵列被编程连接被编程连接被编程不连接被编程不连接( (c) )图8- -1- -2 FPLA基本结构示例BCCAF1CBBCBAF2FPLA器件的映像逻辑图。器件的映像逻辑图。BABCCBCACB相相与与BCBACB相相或或这种类型这种类型FPLA器件的电路中不包含触发器，因此只能用来器件的电路中不包含触发器，因此只能用来设计组合逻辑电路。如果用来设计时序逻辑电路，必须另外增设计组合逻辑电路。如果用来设计时序逻辑电路，必须另外增加含有触发器的芯片。加含有触发器的芯片。I2可编
5、程可编程与与阵列阵列固定固定或或阵列阵列固定连接固定连接可编程连接可编程连接图8- -1- -3 PAL器件的基本结构I1I0&1&11输出输出反馈反馈输出反馈单元输出反馈单元反馈输入反馈输入 O2O1O08.1.2 PAL器件的基本结构器件的基本结构PAL器件由可器件由可编程的编程的与与阵列、固阵列、固定的定的或或阵列和输出阵列和输出反馈单元组成。反馈单元组成。不同型号不同型号PAL器件有不同的输出器件有不同的输出和反馈结构，适用和反馈结构，适用于各种组合逻辑电于各种组合逻辑电路和时序逻辑电路路和时序逻辑电路的设计。的设计。&Ii1Oi从其他输入端来从其他输入端来( (a) ) 输出低电平有
6、效&Ii1Oi从其他输入端来从其他输入端来( (b) ) 输出高电平有效图8- -1- -4 基本与或阵列型结构8.1.3 PAL器件的输出和反馈结构器件的输出和反馈结构由由可编程的可编程的与与阵列阵列和和固定的固定的或或阵列阵列组成，没有输出反馈信组成，没有输出反馈信号，输入和输出引出端是固定的，不能由用户自行定义。只适号，输入和输出引出端是固定的，不能由用户自行定义。只适用于简单的组合逻辑电路设计。用于简单的组合逻辑电路设计。基本基本与或与或阵列型结构阵列型结构&Ii1三态输出三态输出缓冲器缓冲器从其他输入及反馈端来从其他输入及反馈端来图8- -1- -5 可编程输入/输出型结构&Ii/
7、/Oi第一乘积项第一乘积项反馈缓冲器反馈缓冲器可编程输入可编程输入/输出型结构输出型结构具有三态具有三态输出缓冲器输出缓冲器和和反馈缓冲器反馈缓冲器。反馈缓冲器可使三态。反馈缓冲器可使三态输出反馈到输出反馈到与与阵列输入端，构成简单的触发器，使输出具有记阵列输入端，构成简单的触发器，使输出具有记忆功能。忆功能。1Oi输出选通输出选通输出反馈输出反馈1Ii输出禁止输出禁止输入反馈输入反馈( (a) ) 输出选通( (b) ) 输出禁止图8- -1- -6 三态输出缓冲器结构用户通过编程可以控制三态输出缓冲器的状态，从而实现用户通过编程可以控制三态输出缓冲器的状态，从而实现对输入对输入/输出引出端
8、数目的任意配置。输出引出端数目的任意配置。利用可编程输入利用可编程输入/输型输型PAL器件，可设计编码器、译码器、器件，可设计编码器、译码器、数据选择器等组合逻辑电路，也可完成串行数据移位和循环等数据选择器等组合逻辑电路，也可完成串行数据移位和循环等操作。操作。&Ii1从其他输入及反馈端来从其他输入及反馈端来图8- -1- -7 带反馈的寄存器型结构&Oi1DQQC1CPOE时钟时钟( (共用共用) )输出使能输出使能( (共用共用) )带反馈的寄存器型结构带反馈的寄存器型结构具有记忆功能，由于整个器件只有一个共用时钟和一个输具有记忆功能，由于整个器件只有一个共用时钟和一个输出使能输入端，因此
9、可以构成计数器等出使能输入端，因此可以构成计数器等同步同步时序逻辑电路。时序逻辑电路。&Ii1从其他输入及反馈端来从其他输入及反馈端来图8- -1- -8 带异或的寄存器型结构&Oi1DQQC1CPOE时钟时钟( (共用共用) )输出使能输出使能( (共用共用) )1=1带带异或异或的寄存器型结构的寄存器型结构与与阵列的输出分成两组相阵列的输出分成两组相或或，经，经异或异或运算后加到运算后加到D触发器触发器的输入端，使得逻辑电路的设计更加灵活、方便。的输入端，使得逻辑电路的设计更加灵活、方便。&A1从其他输入及反馈端来从其他输入及反馈端来图8- -1- -9 算术选通反馈型结构&Oi1DQQC
10、1CPOE时钟时钟( (共用共用) )输出使能输出使能( (共用共用) )1=1算术选算术选通电路通电路B算术选通反馈型结构算术选通反馈型结构在在异或异或型型PAL的基础上增加算术选通电路，产生输入信号的基础上增加算术选通电路，产生输入信号和反馈信号的个最大项。和反馈信号的个最大项。输入信号输入信号1111&1ABAABBABA BABAAB0ABA BABAB+&BAB算术选通电路算术选通电路图8- -1- -10 算术选通电路算术选通电路产生算术选通电路产生的个最大项，加到的个最大项，加到与与阵列输入端，通过对阵列输入端，通过对与与阵列编程，可得到阵列编程，可得到16种种逻辑组合输出。逻辑
11、组合输出。算 术 选 通 反 馈 型算 术 选 通 反 馈 型PAL器件，主要用于实器件，主要用于实现快速的加、减、大于、现快速的加、减、大于、小于等算术逻辑电路。小于等算术逻辑电路。&Ii从其他输入及反馈端来从其他输入及反馈端来图8- -1- -11 异步可编程寄存器输出结构&1DQC1极性控制极性控制1=1SRIi/ /Oi专用乘积项专用乘积项可编程控制单元可编程控制单元异步可编程寄存器输出型结构异步可编程寄存器输出型结构有个乘积项作为专用乘积项，分别控制三态输出缓冲器、有个乘积项作为专用乘积项，分别控制三态输出缓冲器、D触发器的时钟、置位和复位，可实现输入触发器的时钟、置位和复位，可实现
12、输入/输出端的动态配置输出端的动态配置和器件中各触发器的异步控制。和器件中各触发器的异步控制。1=1VCC可编程可编程PP(a) 输出高电平有效1=1VCC可编程可编程PP(b) 输出低电平有效图8- -1- -12 可编程异或门在在或或门和门和D触发器之间增加了一个触发器之间增加了一个可编程可编程异或异或门门，其中一，其中一个输入端是个输入端是或或门的输出，另一个是可编程门的输出，另一个是可编程异或异或门输出极性控制门输出极性控制端。通过对输出极性控制端编程，可以改变触发器输入信号的端。通过对输出极性控制端编程，可以改变触发器输入信号的极性。极性。这种结构的这种结构的PAL器件特别适合设计复
13、杂的异步时序逻辑电器件特别适合设计复杂的异步时序逻辑电路。路。&I2从其他输入及反馈端来从其他输入及反馈端来图8- -1- -13 乘积项公用输出结构&1DQC1极性极性控制控制1=1O2乘积项乘积项公用公用时钟时钟( (共用共用) )&I1Q1DQC1极性极性控制控制1=1O1Q输出使能输出使能( (共用共用) )相邻单元相邻单元本单元本单元乘积项公用输出结构乘积项公用输出结构相邻两个逻辑单元乘积项可同时接到两个相邻两个逻辑单元乘积项可同时接到两个或或门。门。宏单元输出结构宏单元输出结构PAL22V10的宏单元由一个触发器和两个可编程多路选择器的宏单元由一个触发器和两个可编程多路选择器组成，
14、通过对两个多路选择器进行编程，每个宏单元可以设置组成，通过对两个多路选择器进行编程，每个宏单元可以设置种输出结构形式和两种反馈信号，因而具有更强的通用性和种输出结构形式和两种反馈信号，因而具有更强的通用性和灵活性。灵活性。从其他输入及反馈端来从其他输入及反馈端来图8- -1- -14 PAL22V10宏单元结构1DQC11置位置位&Q&SRIi/ /OiIi复位复位时钟时钟反馈选择反馈选择S1S0输出选择输出选择宏单元宏单元1&( (a) )组合型/高电平有效&S1=0S0=01&( (b) )组合型/低电平有效&S1=0S0=11DQC1QSR1&S1=1S0=0( (c) )寄存型/高电平
15、有效1DQC1QSR1&S1=1S0=1( (d) )寄存型/低电平有效图8- -1- -15 PAL22V10宏单元的配置8.1.4 PAL器件编号与典型器件编号与典型PAL器件介绍器件介绍 PAL器件编号器件编号结构代码结构代码含义含义器件编号器件编号H高电平输出有效高电平输出有效PAL10H8L低电平输出有效低电平输出有效PAL16L8P输出极性可编程输出极性可编程PAL16P8C互补输出互补输出PAL16C1X带带异或异或门输出或算术选通反馈门输出或算术选通反馈PAL20X10，PAL16X4R带寄存器输出带寄存器输出PAL16R8S带乘积项公用带乘积项公用PAL20S10V单元乘积项
16、数目不同或宏单元输出单元乘积项数目不同或宏单元输出PALCE16V8RA带异步寄存器输出带异步寄存器输出PAL16RA8MA带异步宏单元带异步宏单元PALCE29MA16表8- -1- -2 常用PAL器件编号典型典型 PAL器件介绍器件介绍以以PAL16L8器件为例：器件为例：基本结构：基本结构：可编程输入可编程输入/输出型。输出型。输入输入/输出引出端输出引出端：引脚：引脚19以及引脚以及引脚11作为输入端；引脚作为输入端；引脚1318可根据用户需要配置为输入端或者输出端；引脚可根据用户需要配置为输入端或者输出端；引脚12和引和引脚脚19只能作为输出端。所以，最多可有只能作为输出端。所以，
17、最多可有16个引出端作为输入端，个引出端作为输入端，而输出端最多为而输出端最多为8个。输出为低电平有效。个。输出为低电平有效。乘积项：乘积项：每个输出有每个输出有8个乘积项，共个乘积项，共64个乘积项。其中每个个乘积项。其中每个输出的第一个乘积项为专用乘积项，用于控制三态输出缓冲器。输出的第一个乘积项为专用乘积项，用于控制三态输出缓冲器。逻辑图逻辑图8.1.5 PAL器件的应用器件的应用PAL器件速度快，功耗低，并有多种结构类型，可用来设器件速度快，功耗低，并有多种结构类型，可用来设计各种组合逻辑电路和时序逻辑电路。设计时主要考虑以下几计各种组合逻辑电路和时序逻辑电路。设计时主要考虑以下几个方
18、面：个方面：( (1) )一个一个PAL器件的输入器件的输入/ /输出引出端总数是有限的。输出引出端总数是有限的。( (2) )每个每个PAL器件输出乘积项数目是有限的。器件输出乘积项数目是有限的。( (3) )在具有寄存器和宏单元结构的在具有寄存器和宏单元结构的PAL器件中，当逻辑单元器件中，当逻辑单元中的寄存器作为内部反馈寄存器使用时，需占用一个逻辑单元，中的寄存器作为内部反馈寄存器使用时，需占用一个逻辑单元，则对应的输出引出端不能再作它用；当逻辑单元作为组合输出则对应的输出引出端不能再作它用；当逻辑单元作为组合输出时，也占用一个逻辑单元，其内部寄存器也不能使用。时，也占用一个逻辑单元，其
19、内部寄存器也不能使用。( (4) )若具体设计要求无法用一个若具体设计要求无法用一个PAL器件完成，可器件完成，可选用多个选用多个PAL器件器件。在进行逻辑划分时，既要有效地利用每个。在进行逻辑划分时，既要有效地利用每个PAL器件器件的资源，又要使各的资源，又要使各PAL器件间的连续数量尽量少。器件间的连续数量尽量少。( (5) )若若设计组合逻辑电路设计组合逻辑电路，可选用纯组合型，可选用纯组合型PAL器件，也可器件，也可选用内部含有触发器的复合型或宏单元型选用内部含有触发器的复合型或宏单元型PAL器件，通过编程，器件，通过编程，使之成为纯组合型器件。使之成为纯组合型器件。( (6) )若若
20、设计时序逻辑电路设计时序逻辑电路，应选用带触发器的，应选用带触发器的PAL器件。设器件。设计同步时序电路时，选用带反馈寄存器结构、计同步时序电路时，选用带反馈寄存器结构、异或异或结构和乘积结构和乘积项公用输出结构的项公用输出结构的PAL器件；设计异步时序电路时，可选用异器件；设计异步时序电路时，可选用异步可编程寄存器输出结构的步可编程寄存器输出结构的PAL器件。而宏单元结构的器件。而宏单元结构的PAL器器件，可满足复杂程度不同的各种时序逻辑电路的设计要求。件，可满足复杂程度不同的各种时序逻辑电路的设计要求。例例8- -1用用PAL器件实现一个带使能输出的器件实现一个带使能输出的2线线4线译码器
21、。线译码器。解解第一步：列写输入输出表达式第一步：列写输入输出表达式ST1A0A3Y2Y1Y0Y表8- -1- -3 2线4线译码器真值表013012011010AAYAAYAAYAAY 使能有效时的输出表达式：使能有效时的输出表达式：第二步：器件选型。第二步：器件选型。由于输出表达式为组合型负逻辑函数，由于输出表达式为组合型负逻辑函数，应选用输出低电平有效的基本应选用输出低电平有效的基本与或与或阵列型结构或可编程输入阵列型结构或可编程输入/输出型输出型PAL器件。又要求使能输出，故应选用带输出三态控制器件。又要求使能输出，故应选用带输出三态控制的的PAL器件。器件。本例选用本例选用PAL16
22、L8器件器件。1&Y01&Y11&Y21&Y3ST ST A0A0A1A1A0A1ST图8- -1- -17 例8-1简化示意图第三步：编程（画阵列图）第三步：编程（画阵列图）以上只是简化的示意图，其中使用了四个逻辑单元，每个以上只是简化的示意图，其中使用了四个逻辑单元，每个单元都只使用了两个乘积项，其他乘积项没有画出。单元都只使用了两个乘积项，其他乘积项没有画出。例例8- -2用用PAL器件设计一个十进制异步计数器。器件设计一个十进制异步计数器。解解第一步：列写状态第一步：列写状态转移方程。转移方程。第二步：器件选型。第二步：器件选型。由于是异步时序逻辑电路，且需要三个时钟信号，所以只由于是
23、异步时序逻辑电路，且需要三个时钟信号，所以只能选用异步可编程寄存器输出结构的能选用异步可编程寄存器输出结构的PAL器件。器件。本例选用本例选用PAL16RA8器件器件。000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000序号序号nQ3nQ2nQ1nQ013 nQ12 nQ11 nQ10 nQ表8- -1- -4 十进制异步计数器状态转移表 nnnnnnnnnnnnnnQQQQQQQQQQQQCPQQ0123131212013110101DQC11&图8- -1- -18 例8-2简化示意图&Q31DQC11&Q21DQC11&Q11DQC11&Q0CP 第三步：编程（画阵列图）第三步：编程（画阵列图）&107219&1815318&14855813&1566391211103 47 81124272831乘积项乘积项 063 图8- -1- -16 PAL16L8逻辑图返回返回
