1、8.3复杂可编程逻辑器件（CPLD）8.3.1概述概述8.3.2CPLD的基本结构的基本结构8.3.3CPLD的分区阵列结构的分区阵列结构8.3.4典型器件及应用举例典型器件及应用举例Complex Programmable Logic Device器件名称器件名称集成规模集成规模/ /门门I/ /O端数端数宏单元数宏单元数触发器数触发器数编程编程EPM956012 000216560772EEPROMEPM5032600243232EPROMEPF10K1010 000134- -(1)720SRAMEPX81603 200172160160快闪快闪SRAMAT51005 100525212
2、8EPROMATV750750101020EPROMpLSI332014 000160320480EEPROMpLSI20321 000323232EEPROMM5- -51220 000256512512EEPROMXC402525 000192- -(2)2 560SRAMXC7354- -(3)5454108EPROM表8-3-1 部分CPLD产品(1)有有576个逻辑单元；个逻辑单元；(2)有有1 024个可编程逻辑模块；个可编程逻辑模块；(3)等效等效6个个PAL22V108.3.1概述概述CPLD大致可以分为两类，一类是由大致可以分为两类，一类是由GAL器件发展而来，器件发展而来，
3、其主体是其主体是与与阵列和宏单元结构，称为阵列和宏单元结构，称为CPLD的的基本结构基本结构；另一；另一类是类是分区阵列结构分区阵列结构的的CPLD。8.3.2CPLD的基本结构的基本结构逻辑图逻辑图共享相邻乘积项和结构共享相邻乘积项和结构每个逻辑单元中含有两个每个逻辑单元中含有两个或或项输出，而每个项输出，而每个或或项均由固定项均由固定的几个乘积项输入。每个的几个乘积项输入。每个或或项输出均可连接到相邻的连接单元，项输出均可连接到相邻的连接单元，甚至本单元中的两个甚至本单元中的两个或或项都可用于相邻的两个逻辑单元。项都可用于相邻的两个逻辑单元。“隐埋隐埋”触发器结构触发器结构在在CPLD基本
4、结构的宏单元内含有两个或两个以上的触发基本结构的宏单元内含有两个或两个以上的触发器，其中只有一个触发器可与器，其中只有一个触发器可与I/O引出端相连，其余均为引出端相连，其余均为“隐埋隐埋”触发器。它们不与触发器。它们不与I/O引出端相连，但有自己的内部输入信号，引出端相连，但有自己的内部输入信号，其输出可以通过相应的缓冲电路反馈到其输出可以通过相应的缓冲电路反馈到与与阵列，构成较复杂的阵列，构成较复杂的时序电路。时序电路。111C11Q1JRI/ /O输出选择输出选择反馈选择反馈选择极性选择极性选择结构选择结构选择输出使能输出使能时钟时钟反馈到反馈到逻辑阵列逻辑阵列来自逻辑阵列来自逻辑阵列同
5、步时钟同步时钟VCC图8- -3- -2 触发器类型可编程结构触发器类型可编程结构触发器类型可编程结构通过对输出触发器编程，可实现通过对输出触发器编程，可实现4种不同类型的触发器结构，种不同类型的触发器结构，即即D、T、J- -K和和R- -S触发器。它们与逻辑宏单元相配置，可实触发器。它们与逻辑宏单元相配置，可实现多种逻辑电路结构。现多种逻辑电路结构。小规模小规模PLD互联资源互联资源(a)(b)(c)图8- -3- -3 CPLD三种全局互联结构示意8.3.3CPLD的分区阵列结构的分区阵列结构分区阵列结构，即将整个器件分为若干个区。有的区包含分区阵列结构，即将整个器件分为若干个区。有的区
6、包含若干个若干个I/O端、输入端及规模较小的端、输入端及规模较小的与与、或或阵列和宏单元，相当阵列和宏单元，相当于一个小规模的于一个小规模的PLD；有的区只是完成某些特定的逻辑功能。；有的区只是完成某些特定的逻辑功能。各区之间可通过几种结构的各区之间可通过几种结构的可编程全局互连总线可编程全局互连总线连接。连接。UIMFFB输出输出FBI/ /O模块模块FBFFBFBFB输出输出I/ /O模块模块快速输入快速输入图8- -3- -4 通用互连阵列UIM结构通用互连阵列通用互连阵列UIM（Universal Interconnect Matrix）结构）结构UIM结构中含有结构中含有快速功能模块
7、快速功能模块FFB和和高集成度功能模块高集成度功能模块FB。两种模块以及两种模块以及I/O模块通过模块通过通用互连矩阵通用互连矩阵连接。连接。FFB和和FB都采用都采用GAL型结构。型结构。FFB适用适用于快速编（解）码和高于快速编（解）码和高速时序逻辑电路；速时序逻辑电路；FB适适用于逻辑功能复杂且对用于逻辑功能复杂且对时序要求不高的场合及时序要求不高的场合及复杂的组合逻辑电路。复杂的组合逻辑电路。采用通用互连矩阵采用通用互连矩阵UIM进行器件内部逻辑连接，可保证所进行器件内部逻辑连接，可保证所有连接路径延迟时间相同。有连接路径延迟时间相同。MAX结构由逻辑阵列块结构由逻辑阵列块LAB（Lo
8、gic Array Block）、）、I/O模块和可编程互连阵列模块和可编程互连阵列PIA（Programmable Interconnect Array）构成。构成。逻辑图逻辑图多阵列矩阵多阵列矩阵MAX（Multiple Array Matrix）结构）结构MAX结构中，每个宏单元有一个可编程的结构中，每个宏单元有一个可编程的与与阵列阵列和一个固和一个固定的定的或或阵列阵列，以及一个具有独立可编程时钟、时钟使能、清除，以及一个具有独立可编程时钟、时钟使能、清除和置位功能的和置位功能的可配置触发器可配置触发器。每每16个宏单元组成一组，构成一个灵活的逻辑阵列模块个宏单元组成一组，构成一个灵活
9、的逻辑阵列模块LAB。多个。多个LAB通过可编程互连阵列通过可编程互连阵列PIA和全局总线相连。每和全局总线相连。每个个LAB还与相应的还与相应的I/O控制模块相连，以提供直接的输入和输出控制模块相连，以提供直接的输入和输出通道。通道。灵活逻辑单元阵列灵活逻辑单元阵列FLEX（Flexible Logic Element Matrix）结构结构逻辑图逻辑图FLEX结构由嵌入阵列块结构由嵌入阵列块EAB、逻辑阵列模块、逻辑阵列模块LAB、逻辑、逻辑单元单元LE、I/O单元单元IOE和行列快速互连通道构成。和行列快速互连通道构成。LE是是FLEX结构中最小的逻辑单元，每个结构中最小的逻辑单元，每个
10、LE含有一个提供含有一个提供4输入组合逻辑函数的查找表输入组合逻辑函数的查找表LUT以及一个能提供时序逻辑能力以及一个能提供时序逻辑能力的可编程寄存器。的可编程寄存器。每每8个个LE组成一组，构成一个组成一组，构成一个LAB。每个。每个LAB是独立的一是独立的一个模块，其中的个模块，其中的LE具有共同的输入、互连与控制信号。具有共同的输入、互连与控制信号。EAB由由RAM/ROM和相关的输入、输出寄存器构成。可提和相关的输入、输出寄存器构成。可提供多位片内存储器。供多位片内存储器。LAB和和EAB排成行与列，构成二维逻辑阵排成行与列，构成二维逻辑阵列，内部信号的互连是通过行、列快速互连通道和列
11、，内部信号的互连是通过行、列快速互连通道和LAB局部互局部互连通道实现的。连通道实现的。其他结构形式其他结构形式(1) 大块结构大块结构逻辑图逻辑图全局布线区全局布线区GRP可将所有器件内的逻辑连接起来，并提供可将所有器件内的逻辑连接起来，并提供固定的传输延迟时间，以实现时序与器件内部逻辑布线无关的固定的传输延迟时间，以实现时序与器件内部逻辑布线无关的设计。设计。通用逻辑块通用逻辑块GLB由由与与阵列、乘积项共享阵列和逻辑宏单元阵列、乘积项共享阵列和逻辑宏单元构成。每个构成。每个GLB相当于一个相当于一个GAL器件，可编程为器件，可编程为5种工作模式，种工作模式，并具有乘积项共享功能。并具有乘
12、积项共享功能。输入输入/输出单元输出单元IOC可编程为输入、输出和双向模式。可编程为输入、输出和双向模式。输出布线区输出布线区ORP是介于是介于GLB和和IOC之间的可编程互连阵列，之间的可编程互连阵列，以连接以连接GLB输出到输出到I/O单元。单元。时钟发生器时钟发生器I/0单元单元输出开关矩阵输出开关矩阵输入开关矩阵输入开关矩阵宏单元宏单元逻辑分配器逻辑分配器与与阵列阵列时钟发生器时钟发生器I/0单元单元输出开关矩阵输出开关矩阵输入开关矩阵输入开关矩阵宏单元宏单元逻辑分配器逻辑分配器与与阵列阵列时钟发生器时钟发生器I/0单元单元输出开关矩阵输出开关矩阵输入开关矩阵输入开关矩阵宏单元宏单元逻
13、辑分配器逻辑分配器与与阵列阵列时钟发生器时钟发生器I/0单元单元输出开关矩阵输出开关矩阵输入开关矩阵输入开关矩阵宏单元宏单元逻辑分配器逻辑分配器与与阵列阵列.中中 央央 开开 关关 矩矩 阵阵时钟时钟GAL块块GAL块块图8- -3- -8 中央开关矩阵结构(2) 中央开关矩阵结构中央开关矩阵结构中央开关矩中央开关矩阵 结 构 由 多 个阵 结 构 由 多 个GAL块块和一个和一个中央可编程开关中央可编程开关矩阵矩阵互连而成。互连而成。接收所有来自专接收所有来自专用输入和输入到用输入和输入到中央开关矩阵的中央开关矩阵的信号，并将它们信号，并将它们送到各送到各GAL块。块。图8- -3- -9
14、XC7354的基本结构UIMFFB1输出输出9129FB6219I/O模块模块318FB52193FFB2输出输出9129FB3219I/O模块模块318FB42193快速输入快速输入12128.3.4典型器件及应用举例典型器件及应用举例（一）（一）XC7354器件器件基本结构基本结构XC7354属于通属于通用互连阵列用互连阵列UIM结结构型器件。由构型器件。由4个高个高集成度功能模块集成度功能模块FB和和2个快速功能模块个快速功能模块FFB构成，模块之构成，模块之间通过通用互连矩间通过通用互连矩阵阵UIM连接。连接。1295&1&12C11DQ2快速时钟快速时钟全局高速全局高速输出使能输出使
15、能前面宏单元前面宏单元的乘积和的乘积和与与阵列阵列乘积项乘积项控制控制后面宏单元后面宏单元的乘积和的乘积和每个宏单元每个宏单元5个独享乘积项个独享乘积项寄存器寄存器透明控制透明控制9个宏单元之一个宏单元之一反馈到反馈到UIM从引出端反馈到从引出端反馈到UIM9个来自个来自FFB宏单元的反馈宏单元的反馈24个来自个来自UIM的输入的输入12个快速输入个快速输入图8- -3- -10 XC7354快速功能模块FFB原理图S/R(1) 快速功能模块（快速功能模块（FFB）24个输入，每个输入可从三种输入信号中选择。个输入，每个输入可从三种输入信号中选择。共共45个乘积项，每个乘积项，每5个驱动个驱动
16、1个宏单元，其中个宏单元，其中4个经个经或非或非运算作为触发器输入，第运算作为触发器输入，第5个作为个作为S/R信号。信号。11&1&1C1QC11D/1TQ1D/1T宏单元宏单元N+1S/R宏单元宏单元N快速时钟快速时钟来自前面宏单元来自前面宏单元单个乘积项输出单个乘积项输出可提供可提供836个个乘积项和输出乘积项和输出图8- -3- -11 快速功能模块乘积项的扩展每个宏单元的乘积项每个宏单元的乘积项或或门可以利用快速功能模块的乘积项门可以利用快速功能模块的乘积项分配电路被扩展，提供乘积项分配的灵活性。将乘积项的和分分配电路被扩展，提供乘积项分配的灵活性。将乘积项的和分配到相邻宏单元，相当
17、于使乘积项的配到相邻宏单元，相当于使乘积项的或或门扩展了门扩展了4个输入，因此个输入，因此最多可实现最多可实现36个乘积项的复杂逻辑电路。个乘积项的复杂逻辑电路。(2) 高集成度功能模块（高集成度功能模块（FB）逻辑图逻辑图FB采用采用GAL型结构，带有型结构，带有可编程乘积项阵列可编程乘积项阵列和和可编程多个可编程多个宏单元宏单元。各各FB通过通过UIM连接，每个连接，每个FB可以从可以从UIM接收接收21个信号，还个信号，还可以从快速外输入引出端得到可以从快速外输入引出端得到3个信号。个信号。每个每个FB包含包含9个宏单元，每个宏单元包括个宏单元，每个宏单元包括5个独享乘积项。个独享乘积项
18、。每个模块中还有每个模块中还有12个共享乘积项，可以被模块中的任意个共享乘积项，可以被模块中的任意1个或个或9个宏单元使用。个宏单元使用。算术逻辑单元算术逻辑单元ALU的输出驱动一个可编程的输出驱动一个可编程D触发器，其时触发器，其时钟源是可编程的。钟源是可编程的。宏单元的输出除驱动器件的输出缓冲器外，还可反馈作为宏单元的输出除驱动器件的输出缓冲器外，还可反馈作为UIM的输入。的输入。图8-3-13 ALU原理图=11函数函数发生器发生器&D1D2&进位链控制进位链控制进位输入进位输入去宏单元去宏单元触发器触发器进位输出进位输出乘积项乘积项和和D1乘积项乘积项和和D2或非或非或或与非与非与与反
19、输入反输入反输入反输入原输入原输入原输入原输入或非或非或或与非与非与与异或非异或非异或异或逻辑逻辑功能功能逻辑逻辑功能功能21DD 21DD 21DD 1D1D21DD 21DD 21DD 21DD 21DD 2D2D21DD 21DD 表8-3-2 2输入函数发生器逻辑功能ALU有两种编程模式，即有两种编程模式，即逻辑编程模式逻辑编程模式和和算术编程模式算术编程模式。在逻辑编程模式中，在逻辑编程模式中，ALU是一个是一个2输入函数发生器，输入函数发生器，产生任何产生任何2输入的逻辑函数输入的逻辑函数；在算术编程模式中，；在算术编程模式中，ALU可被编程为一个具可被编程为一个具有超前进位的全加
20、器，产生有超前进位的全加器，产生2输入的输入的算术和算术和或或算术差算术差。超前进位可以在相邻宏单元传递，甚至可以跨越超前进位可以在相邻宏单元传递，甚至可以跨越FB传递。传递。(3) 通用互连矩阵（通用互连矩阵（UIM）UIM从每个宏单元的输出端、从每个宏单元的输出端、I/O引出端和专用输入引出端引出端和专用输入引出端上输入信号，通过无限制的交叉开关对上输入信号，通过无限制的交叉开关对FB产生产生21个输出，对个输出，对FFB产生产生24个输出。个输出。各各UIM输入可通过编程连接到任何输入可通过编程连接到任何UIM的输出，信号通过的输出，信号通过UIM的延迟是固定的，与的延迟是固定的，与UI
21、M内部的布线、扇入和扇出无关。内部的布线、扇入和扇出无关。(4) I/O模块模块逻辑图逻辑图宏单元直接通过三态输出缓冲器驱动输出，每个三态缓冲宏单元直接通过三态输出缓冲器驱动输出，每个三态缓冲器由器由OE乘积项单独控制。两个专用快速使能信号可用来代替乘积项单独控制。两个专用快速使能信号可用来代替OE乘积项或同乘积项或同OE乘积项一起控制输出。乘积项一起控制输出。每个器件信号输入可以被设置为直通模式、锁存模式和寄每个器件信号输入可以被设置为直通模式、锁存模式和寄存模式。存模式。应用举例应用举例例例8- -4用用XC7354器件实现一个器件实现一个4位超前进位加法器。位超前进位加法器。图8-3-
22、-15 4位超前进位加法器的ALU配置D1D2CinCoutFA0B0D1D2CinCoutFA1B1D1D2CinCoutFA2B2D1D2CinCoutFA3B3宏单元宏单元1寄存器寄存器S0宏单元宏单元2寄存器寄存器S1宏单元宏单元3寄存器寄存器S2宏单元宏单元4寄存器寄存器S3宏单元宏单元5寄存器寄存器Sout4位位超前超前进位进位加法器加法器A0B0A1B1A2B2A3B3CinS0S1S2S3Cout解解使用使用XC7354中一个中一个FB中相邻的中相邻的5个宏单元，即可实现个宏单元，即可实现4位超前进位加法器。位超前进位加法器。（二）（二）EPF10K20器件器件基本结构基本结构
23、EPF10K20器件采用器件采用SRAM制造工艺和灵活逻辑单元阵列制造工艺和灵活逻辑单元阵列FLEX结构，主要由嵌入阵列块结构，主要由嵌入阵列块(EAB)、逻辑阵列块、逻辑阵列块(LAB)、逻、逻辑单元辑单元(LE)、I/O单元单元(IOE)和行、列快速互连通道构成。和行、列快速互连通道构成。EPF10K20带有带有6个个EAB、144个个LAB和和1152个逻辑单元，个逻辑单元，最大最大I/O数目为数目为189，嵌入阵列块，嵌入阵列块EAB可提供可提供12288位存储器。位存储器。 EPF10K20还包含还包含6个专用输入引出端，可用于高速全局控制信个专用输入引出端，可用于高速全局控制信号。
24、号。(1) 逻辑单元（逻辑单元（LE）逻辑单元逻辑单元LE（Logic Element）是）是EPF10K20结构中最小的结构中最小的逻辑单位。逻辑单位。查找表查找表LUT进位链进位链级联链级联链置位置位/复位复位逻辑逻辑1DATA1DATA2DATA3DATA4进位输入进位输入级联输入级联输入可编程触发器可编程触发器PRn1DC1ENACLRnQ到快速到快速互联通道互联通道到到LAB局部局部互联通道互联通道时钟选择时钟选择进位输出进位输出级联输出级联输出LABCTRL1LABCTRL2全局复位全局复位LABCTRL3LABCTRL4图8-3- -16 EPF10K20逻辑单元每个每个LE含有
25、一个含有一个4输入查找表输入查找表LUT，能快速产生，能快速产生4变量的任变量的任意逻辑函数输出。意逻辑函数输出。LE还包括一个带同步使能的可编程触发器和还包括一个带同步使能的可编程触发器和一个进位链、一个级联链。一个进位链、一个级联链。LE产生两个输出，可独立进行控制。产生两个输出，可独立进行控制。14输入输入LUT图8-3- -17 EPF10K20逻辑单元正常工作模式&1DC1ENAQ到快速到快速互联通道互联通道到局部到局部互联通道互联通道级联输入级联输入进位输入进位输入DATA1DATA2DATA3DATA4级联输出级联输出进位链和级联链可连接邻近的进位链和级联链可连接邻近的LE而不占
26、用局部互连通道。而不占用局部互连通道。进位链适用于实现高速计数器和加法器，级联链可实现最小时进位链适用于实现高速计数器和加法器，级联链可实现最小时延的多输出逻辑函数。延的多输出逻辑函数。EPF10K20逻辑单元有逻辑单元有4种工作模式，即种工作模式，即正常模式正常模式、运算模运算模式式、加加/减计数模式减计数模式和和可清除的计数模式可清除的计数模式，每种模式对，每种模式对LE资源的资源的使用不同。使用不同。00000140011103110010201010011000000CPnQ3nQ2nQ113 nQ12 nQ11 nQ表8-3- -3 五进制计数器状态转移表例例8- -5用查找表用查找
27、表LUT结构实现一个五进制计数器。结构实现一个五进制计数器。解解用当前状态作为地址码，输出寄存器作为地址寄存器，用当前状态作为地址码，输出寄存器作为地址寄存器，采用查找表采用查找表LUT实现五进制计数器结构如下：实现五进制计数器结构如下：输出输出寄存器寄存器LUT1 LUT2 LUT3000001010011100nQ3nQ2nQ113 nQ12 nQ11 nQD1D2D3地址码地址码001010011100000地址码表地址码表图8-3- -18 LUT实现五进制计数器结构图4LE14LE24LE34LE44LE54LE64LE74LE882446222248164816LAB局部互连局部互
28、连LAB控制信号控制信号进位输出进位输出级联输出级联输出列互连列互连列到列到行互连行互连直接输入和全局信号直接输入和全局信号行互连行互连图8-3- -19 EPF10K20逻辑阵列块LAB(2) 逻辑阵列块（逻辑阵列块（LAB）一个一个LAB包括包括8个个LE、与相邻、与相邻LAB相连的进位链和级联链、相连的进位链和级联链、LAB控制信号以及控制信号以及LAB局部互连通道。局部互连通道。进位输入进位输入级联输入级联输入(3) 嵌入阵列块（嵌入阵列块（EAB）逻辑图逻辑图EAB是由输入和输出端带有寄存器的片内是由输入和输出端带有寄存器的片内RAM/ROM构成。构成。EAB相当于一个大规模的查找表
29、，可编程快速实现多位数字乘相当于一个大规模的查找表，可编程快速实现多位数字乘法器、数字滤波器和微控制器等复杂逻辑功能，比一般外存储法器、数字滤波器和微控制器等复杂逻辑功能，比一般外存储器具有更大的灵活性。器具有更大的灵活性。每个每个EAB的输入与行互连通道相连，的输入与行互连通道相连，EAB输出驱动行互连输出驱动行互连通道或列互连通道，未使用的行互连通道可由列互连通道驱动。通道或列互连通道，未使用的行互连通道可由列互连通道驱动。应用举例应用举例例例8- -6采用采用EPF10K20器件的进位链结构，实现器件的进位链结构，实现n位超前位超前进位加法器。进位加法器。LUT进位链进位链A1B1寄存器
30、寄存器S1LUT进位链进位链A2B2寄存器寄存器S2LE1LE2进位输入进位输入LUT进位链进位链AnBn寄存器寄存器SnLUT进位链进位链寄存器寄存器进位进位输出输出LEnLEn+1图8-3- -21 EPF10K20进位链逻辑关系示例解解采用采用n+1个个LE实现实现n位全加器的进位链逻辑关位全加器的进位链逻辑关系。系。n个个LUT产生两个输入产生两个输入信号信号Ai、Bi和进位信号的和，和进位信号的和，并将和送到并将和送到LE的输出端；同的输出端；同时进位链产生一个进位信号，时进位链产生一个进位信号，直接送到高直接送到高1位的进位输入位的进位输入端。最后的进位信号接到一端。最后的进位信号
31、接到一个个LE，产生一个，产生一个n位加法器位加法器的进位输出信号。的进位输出信号。2568 RAM2568 RAM25616 RAM5124 RAM5124 RAM5128 RAM(a)(b)图8-3- -22 EAB存储器组合配置示例例例8- -7用用EPF10K20器件的器件的EAB存储器配置一个存储器配置一个25616和和5128的的RAM。解解EPF10K20器件中每个器件中每个EAB片内存储器有片内存储器有2048位，共位，共有有6个个EAB，最大可提供，最大可提供20486=12288位位RAM。每个。每个EAB可配可配置成置成4种基本结构，即种基本结构，即2568、5124、1
32、0242或或20481。CPLD的主要性能特点：的主要性能特点：(1) 可进行多次编程、改写和擦除。可进行多次编程、改写和擦除。(2) 具有高密度、高速度、高可靠性和低功耗的特点。具有高密度、高速度、高可靠性和低功耗的特点。(3) I/O端数和内含触发器可多达数百个，集成度高。端数和内含触发器可多达数百个，集成度高。(4) 有灵活多样的逻辑结构，可满足各种数字电路系统设有灵活多样的逻辑结构，可满足各种数字电路系统设计的需要。计的需要。(5) 内部时间延迟与器件结构和逻辑连接无关，各模块之内部时间延迟与器件结构和逻辑连接无关，各模块之间提供了固定延时的快速互连通道，可预测时间延迟，易于消间提供了
33、固定延时的快速互连通道，可预测时间延迟，易于消除竞争冒险现象。除竞争冒险现象。(6) 对于采用对于采用SRAM工艺的工艺的CPLD，需要进行数据配置才可，需要进行数据配置才可以完成设计要求的功能，断电后，配置数据自动消失。以完成设计要求的功能，断电后，配置数据自动消失。(7) 有多位加密位，可杜绝编程数据的非法抄袭。有多位加密位，可杜绝编程数据的非法抄袭。&1从其他输入及反馈端来从其他输入及反馈端来图8- -3- -1 共享相邻乘积项和的结构&1宏单元宏单元n- -1&1&1&1&至至n- -1宏单元宏单元1至至n+ +1宏单元宏单元选通选通开关开关1宏单元宏单元n宏单元宏单元n+ +1返回返
34、回PIALABBI/O控制块控制块I/ /O引出端引出端.LABDI/O控制块控制块I/ /O引出端引出端.LABAI/O控制块控制块I/ /O引出端引出端.LABCI/O控制块控制块I/ /O引出端引出端.输入输入/ /全局时钟全局时钟输入输入/ /使能使能/ /全局时钟全局时钟输入输入/ /使能使能输入输入/ /全局复位全局复位图8- -3- -5 多阵列矩阵MAX结构返回返回EABEABIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE.IOEIOE.IOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE.IOEIOE.逻辑阵列逻辑阵列逻辑阵列块逻
35、辑阵列块LAB逻辑单元逻辑单元局部互连通道局部互连通道LE嵌入阵列嵌入阵列嵌入阵列块嵌入阵列块逻辑阵列逻辑阵列行互连通道行互连通道列互连通道列互连通道I/O单元单元图8- -3- -6 灵活逻辑单元阵列FLEX结构返回返回输出布线区输出布线区ORP全局布线区全局布线区GRPCDN大块大块 C大块大块 B大块大块 A大块大块D输入输入/输出输出单元单元IOC通用逻辑通用逻辑块块GLB输入总线输入总线I/O引出端引出端CDN时钟分配网络时钟分配网络图8- -3- -7 大块结构CKL0CKL1CKL2IOCKL0IOCKL1返回返回&841&11CinD1D2CoutFR1DSC1MUXQ1=1=
36、&=&12个共个共享乘积享乘积项项5个独享个独享乘积项乘积项5到其他到其他8个宏单元个宏单元从前面从前面MC移入移入向后面向后面MC移出移出逻辑反馈逻辑反馈CLOCKOESETRESET前面宏单元前面宏单元的算术进位的算术进位快速时钟快速时钟019个宏单元个宏单元中的一个中的一个全局块全局块OEI/O模块模块OE控制控制Pin引出端引出端反馈使能控制反馈使能控制输入引输入引出端寄出端寄存存 / 锁锁存存反馈极性反馈极性去后面宏单元的算术进位去后面宏单元的算术进位反馈到反馈到UIM输入到输入到UIM*当不使用乘积项时，当不使用乘积项时，OE被强制为高电平被强制为高电平ALU时钟时钟选择选择寄存器
37、寄存器透明控制透明控制.21个来个来自自UIM的输入的输入3个来自个来自快速外快速外输入引输入引出端出端与阵列与阵列图8- -3- -12 高集成度功能模块FB原理图返回返回&=1C11DQC11DQC11DQEN=1到到FB与与阵列阵列来自来自FB宏宏单元寄存器单元寄存器去去UIM来自宏单元来自宏单元OE乘积项乘积项输出选择输出选择输出极性输出极性三态输出三态输出缓冲器缓冲器FOE0FOE1快速使能快速使能CKEN0CKEN1时钟使能时钟使能时钟使能时钟使能FCLK0FCLK1快速时钟快速时钟FCLK2时钟选择时钟选择输入输入选择选择输入输入极性极性图8-3-14 I/O模块原理图返回返回图8-3- -20 EPF10K20嵌入阵列块EAB1DC1RQ1DC1RQ1DC1RQ8,9,10,118,4,2,1622数据数据进进数据数据出出地址地址RAM/ROM2568512410242 20481写控制写控制1DC1RQ242,4,8,162,4,8,16EAB局部互连局部互连列互连列互连全局清全局清0行互连行互连直接输入全局信号直接输入全局信号返回返回
