1、数字跑表设计数字跑表设计赵杰第1页，共19页。任务要求任务要求 设计一个数字跑表，实现设计一个数字跑表，实现“百分秒百分秒”、“秒秒”和和“分分”的计时及显示。的计时及显示。“秒秒”和和“分分”能实现从能实现从“00”到到“59”的循环计数；的循环计数；“百分秒百分秒”能实现从能实现从“00”到到“99”的循环的循环计数。时间显示利用的是开发板上提供的计数。时间显示利用的是开发板上提供的LED数码显示器。时钟信号来源于开发板数码显示器。时钟信号来源于开发板提供的时钟信号。提供的时钟信号。具有复位、暂停、秒表计数的功能；具有复位、暂停、秒表计数的功能；第2页，共19页。任务分析任务分析图图1 1
2、 数字跑表的系统框图数字跑表的系统框图第3页，共19页。模块划分模块划分 分频模块分频模块 计数模块计数模块 显示控制显示控制第4页，共19页。确定FPGA的规格编号 规格1复位信号高有效，对系统异步清零2暂停信号低电平秒表计数，高电平停止计数3百分秒、秒、分钟计数均采用BCD码计数方式第5页，共19页。百分秒计数器秒计数器分计数器flag1flag2pause跑表模块跑表模块clkresetms_hms_ls_hs_lm_hm_l设计方案第6页，共19页。秒计数器分计数器flagpauseresets_h3:0s_l3:0m_h3:0m_l3:0clk第7页，共19页。接口信号定义接口信号定
3、义信号名信号名 I/OI/O 含义含义clkclkI I100HZ100HZ时钟输入时钟输入resetresetI I复位信号，高电平有效复位信号，高电平有效pausepauseI I暂停信号，低电平计数，高电平暂停暂停信号，低电平计数，高电平暂停ms_hms_hO O百分秒高位百分秒高位ms_lms_lO O百分秒低位百分秒低位s_hs_hO O秒信号高位秒信号高位s_ls_lO O秒信号低位秒信号低位m_hm_hO O分钟信号高位分钟信号高位m_lm_lO O分钟信号低位分钟信号低位第8页，共19页。设计输入module paobiao(clk,reset,pause,ms_h,ms_l,
4、s_h,s_l,m_h,m_l );inputclk,reset,pause;output3:0 ms_h,ms_l,s_h,s_l,m_h,m_l;reg3:0 ms_h,ms_l,s_h,s_l,m_h,m_l;regflag1,flag2;.（程序主体部分）.endmodule第9页，共19页。功能仿真功能仿真 目的：对设计进行不带器件延时信息的逻辑功能仿真，验证电路功能是否满足设计要求DUT查看输出波形TESTBENCH第10页，共19页。功能仿真-编写testbenchmodule tb_paobiao;regclk,reset,pause;wire 3:0ms_h,ms_l,s_h
5、,s_l,m_h,m_l;paobiao u_paobiao(clk,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l);/时钟产生模块initial beginclk=1b0;endalways#5 clk=clk;/复位信号产生initial beginreset=1b0;#100 reset=1b1;#10 reset=1b0;end/暂停信号产生initial beginpause=1b1;#300 pause=1b0;#119905 pause=1b1;#30 pause=1b0;endendmodule第11页，共19页。仿真波形第12页，共19页。电路综合电路综合SynthesizeVerilog/VHDL原理图门级网表第13页，共19页。综合之后的部分原理图综合之后的部分原理图第14页，共19页。布局布线布局布线 布局：将综合输出的逻辑网表适配到具体布局：将综合输出的逻辑网表适配到具体FPGAFPGA器件的物理单元上器件的物理单元上 布线：实现布线：实现FPGAFPGA器件元件之间的互连器件元件之间的互连第15页，共19页。布局布线之后的电路图布局布线之后的电路图第16页，共19页。CLB的结构第17页，共19页。IOB的结构第18页，共19页。BitBit文件生成、加载、系统调试文件生成、加载、系统调试第19页，共19页。
