1、12第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 2.1 2.1 CPLDCPLD概述概述 复杂可编程逻辑器件（复杂可编程逻辑器件（CPLD CPLD）是在是在EPLDEPLD的基础的基础上改进而发展起来的，它采用上改进而发展起来的，它采用EEPROMEEPROM工艺，具有高工艺，具有高密度、高速度和低功耗等优点。密度、高速度和低功耗等优点。与与EPLDEPLD相比，相比，CPLDCPLD增加了内部连线，并对逻辑增加了内部连线，并对逻辑宏单元和宏单元和I/OI/O单元做了重大改进，从而改善了系统的单元做了重大改进，从而改善了系统的性能，提高了器件的集成度。尤其是在性能，提高了器件的集成
2、度。尤其是在CPLDCPLD中引入中引入在系统编程（在系统编程（ISPISP）技术后，使技术后，使CPLDCPLD的应用更加方便的应用更加方便灵活，深受设计人员的青睐，现已成为电子系统设灵活，深受设计人员的青睐，现已成为电子系统设计的首选器件之一。计的首选器件之一。3第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 2.1 2.1 CPLDCPLD概述概述 目前，生产目前，生产CPLDCPLD器件的著名公司主要有美国的器件的著名公司主要有美国的AlteraAltera、AMDAMD、LatticeLattice、CypressCypress和和XilinxXilinx等公司。等公司。CPL
3、DCPLD的产品多种多样，器件的结构也有很大的的产品多种多样，器件的结构也有很大的差异，但大多数公司的差异，但大多数公司的CPLDCPLD仍使用基于乘积项的阵仍使用基于乘积项的阵列型单元结构。列型单元结构。例如，例如，AlteraAltera公司的公司的MAXMAX系列系列CPLDCPLD产品、产品、XilinxXilinx公司和公司和LatticeLattice公司的公司的CPLDCPLD产品都采用可编程乘积项产品都采用可编程乘积项阵列结构。阵列结构。4第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 2.1 2.1 CPLDCPLD概述概述 基于乘积项阵列型基于乘积项阵列型CPLDCP
4、LD的组成：的组成：可编程内部连线可编程内部连线 逻辑块逻辑块 I/OI/O单元单元 5第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 可编程内部连线可编程内部连线 为各逻辑块之间，以及逻辑块和为各逻辑块之间，以及逻辑块和I/OI/O单元之间提单元之间提供互连网络，实现信号连线。供互连网络，实现信号连线。包括实现乘积项的与阵列、乘积项分配和逻辑包括实现乘积项的与阵列、乘积项分配和逻辑宏单元等，用于实现各种逻辑功能。宏单元等，用于实现各种逻辑功能。用于实现信号从器件输出，以及为输入信号提用于实现信号从器件输出，以及为输入信号提供输入通道。通常具有输入、输出和双向供输入通道。通常具有输入、输
5、出和双向I/OI/O模式。模式。逻辑块逻辑块 I/OI/O单元单元 6第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 2.2 2.2 LatticeLattice公司的公司的CPLDCPLD LatticeLattice公司是世界上最早生产公司是世界上最早生产PLDPLD器件和首先器件和首先推出推出ISPISP技术的公司。技术的公司。该公司将该公司将ISPISP技术与技术与E E2 2CMOSCMOS相结合，生产了多种相结合，生产了多种高性能的高性能的CPLDCPLD产品，主要有产品，主要有ispLSIispLSI和和ispMACHispMACH两大系两大系列。该公司除了生产列。该公司除
6、了生产CPLDCPLD和和FPGAFPGA器件外，还开发了器件外，还开发了在系统可编程模拟器件（在系统可编程模拟器件（ispPACispPAC），），是世界上第三是世界上第三大可编程器件的供应商。大可编程器件的供应商。7第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 ispLSIispLSI系列的系列的CPLDCPLD是一种在系统可编程逻辑器是一种在系统可编程逻辑器件（件（ISPLDISPLD），），它采用它采用E E2 2CMOSCMOS工艺，具有集成度高、工艺，具有集成度高、功耗低、擦除和编程时间短等特点，并且在系统编功耗低、擦除和编程时间短等特点，并且在系统编程次数可在程次数可在1
7、0 00010 000次以上。次以上。在系统可编程（在系统可编程（ISPISP）是指编程器件可直接安装是指编程器件可直接安装在用户自己设计的系统电路板上，通过计算机的并在用户自己设计的系统电路板上，通过计算机的并行接口和专用的编程电缆，对器件进行直接编程，行接口和专用的编程电缆，对器件进行直接编程，并且可以反复编程，从而使器件具有用户所需要的并且可以反复编程，从而使器件具有用户所需要的逻辑功能。逻辑功能。2.2.1 ispLSIispLSI器件简介器件简介 8第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 ispLSIispLSI器件分为六个系列，分别为：器件分为六个系列，分别为：isp
8、LSI1000ispLSI1000系列系列 ispLSI2000ispLSI2000系列系列 ispLSI3000ispLSI3000系列系列 ispLSI5000ispLSI5000系列系列 ispLSI6000ispLSI6000系列系列 ispLSI8000ispLSI8000系列系列 2.2.1 ispLSIispLSI器件简介器件简介 为通用系列，内部为通用系列，内部约有约有2000200080008000个个PLDPLD等效门，适用于等效门，适用于高速编码、总线管高速编码、总线管理、理、LANLAN或或DMADMA控制控制等。等。为高速系列，内部为高速系列，内部约有约有100010
9、0060006000个个PLDPLD等效门，有较多等效门，有较多I/OI/O端口，适用于高端口，适用于高速计数、定时及高速计数、定时及高速速RISC/CISCRISC/CISC微处理微处理器的接口。器的接口。为高性能、高密度为高性能、高密度器件，其集成度达器件，其集成度达8 8 00000014 00014 000个个PLDPLD等效门，可容纳规等效门，可容纳规模较大的逻辑系统模较大的逻辑系统，适用于数字信号，适用于数字信号处理、图形处理、处理、图形处理、数据加密、解密和数据加密、解密和压缩等。压缩等。为超宽输入高密度为超宽输入高密度器件，其基本结构器件，其基本结构与与ispLSI3000is
10、pLSI3000系列系列类似。类似。密度更高、结构更加密度更高、结构更加复杂，集成密度可达复杂，集成密度可达2500025000个个PLDPLD等效门，等效门，内部提供了存储器、内部提供了存储器、寄存器和计数器等子寄存器和计数器等子模块，可容纳大规模模块，可容纳大规模的逻辑系统，适用的的逻辑系统，适用的范围更加广泛。范围更加广泛。为超高密度系列，是为超高密度系列，是最新推出的多寄存器最新推出的多寄存器超大结构器件，其规超大结构器件，其规模为模为2525 00000 04343 750750个个PLDPLD等效门。等效门。9第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 ispLSIisp
11、LSI系列系列CPLDCPLD的特点如下：的特点如下：采用乘积项阵列结构；采用乘积项阵列结构；采用先进的采用先进的ISPISP技术技术,能重复编程擦写上万次；能重复编程擦写上万次；具有加密功能。具有加密功能。2.2.1 ispLSIispLSI器件简介器件简介 10第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 2.2.2 ispLSIispLSI器件的结构器件的结构 1.1.ispLSI1016ispLSI1016的结构的结构11第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 1.1.ispLSI1016ispLSI1016的结构的结构 ispLSI1016ispLSI1016是
12、由是由2 2个宏块（个宏块（MegablockMegablock）、）、1 1个全局个全局布线区（布线区（GRPGRP）、）、3232个个I/OI/O单元、单元、1 1个时钟分配网络，以个时钟分配网络，以及在系统编程控制逻辑等组成。及在系统编程控制逻辑等组成。每个宏块中包括每个宏块中包括8 8个通用逻辑块（个通用逻辑块（GLBGLB）、）、1 1个输出个输出布线区（布线区（ORPORP）、）、1 1个个1616位输入总线和位输入总线和1818个引脚，其中个引脚，其中1616个为个为I/OI/O引脚，引脚，2 2个为专用输入引脚。个为专用输入引脚。时钟信号（时钟信号（Y0Y0Y2Y2）经时钟分配
13、网络分配后经时钟分配网络分配后,产生产生5 5个时钟信号个时钟信号,作为作为GLBGLB的全局时钟和的全局时钟和I/OI/O单元的时钟。单元的时钟。、SDISDI、SDOSDO、MODEMODE和和SCLKSCLK。ispENispEN 编程引脚共有编程引脚共有5 5个，分别为个，分别为12第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 2.2.通用逻辑块（通用逻辑块（GLBGLB）的结构的结构 通用逻辑块（通用逻辑块（GLBGLB，Generic Logic BlockGeneric Logic Block）是整是整个器件的逻辑核心。个器件的逻辑核心。组成：组成：与阵列与阵列乘积项共享
14、阵列乘积项共享阵列PTSAPTSA输出逻辑宏单元输出逻辑宏单元OLMCOLMC控制电路控制电路 13第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件与阵列与阵列乘积项乘积项共享阵列共享阵列输出逻辑输出逻辑宏单元宏单元控制电路控制电路0 0 1 1 2 32 3 4 5 6 74 5 6 7 8 98 910111213141516171011121314151617来自全局布线区的输入来自全局布线区的输入专用输入专用输入012345678910111213141516171819Q3Q3Q2Q2Q1Q1Q0Q0至至全全局局布布线线区区或或输输出出布布线线区区乘积项复位乘积项复位全局复位全局
15、复位CLK0CLK0CLK1CLK1CLK2CLK2乘积项时钟乘积项时钟乘积项输出使能乘积项输出使能控制功能控制功能至输出使能至输出使能多路选择器多路选择器14第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 2.2.通用逻辑块（通用逻辑块（GLBGLB）的结构的结构 PTSA PTSA可构成几种不同配置模式：可构成几种不同配置模式：标准配置标准配置 高速旁路配置高速旁路配置 异或配置异或配置 单乘积项配置单乘积项配置 多重混合配置多重混合配置 15第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件（1 1）标准配置）标准配置 PTSA PTSA的的4 4个或门输入按个或门输入按4 4、
16、4 4、5 5、7 7配置，而配置，而PTSAPTSA的的4 4个输出，通过编程可以共享个输出，通过编程可以共享4 4个或门输出的个或门输出的1 1个或个或多个，以满足各种逻辑功能的需要。多个，以满足各种逻辑功能的需要。16第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件（2 2）高速旁路配置高速旁路配置 PTSA PTSA的的4 4个或门均按个或门均按4 4输入配置，而或门的输出输入配置，而或门的输出直接与逻辑宏单元的输入连接。此时的乘积项直接与逻辑宏单元的输入连接。此时的乘积项1212、1717、1818、1919不与或门连接。不与或门连接。17第第2 2章章 复杂可编程逻辑器件复杂可
17、编程逻辑器件（3 3）异或配置异或配置 4 4个或门输入按个或门输入按3 3、3 3、4 4、6 6配置，其输出通过共配置，其输出通过共享阵列产生享阵列产生4 4个输出，分别接到个输出，分别接到OLMCOLMC中异或门的中异或门的1 1个个输入端，而乘积项输入端，而乘积项0 0、4 4、8 8、1313不再作为各或门第一不再作为各或门第一乘积项的输入，而是直接输出到各自的乘积项的输入，而是直接输出到各自的OLMCOLMC中，作中，作为异或门的另一个输入，形成异或配置。为异或门的另一个输入，形成异或配置。3 33 34 46 618第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件（4 4）单
18、乘积项配置单乘积项配置 乘积项乘积项0 0、4 4、8 8、1313分别跨越各自的或门和分别跨越各自的或门和PTSAPTSA，通过异或门直接连接输出逻辑宏单元通过异或门直接连接输出逻辑宏单元，异异或门的另一输入端接地。或门的另一输入端接地。采用这种模式可获得最快的信号传递速度。采用这种模式可获得最快的信号传递速度。3 33 34 46 619第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件（5 5）多重混合配置多重混合配置 在同一个在同一个GLBGLB中，中，4 4个输出既可以采用相同的配个输出既可以采用相同的配置模式，也可以采用不相同的配置模式。置模式，也可以采用不相同的配置模式。若每个
19、输出都独立地配置成上述若每个输出都独立地配置成上述4 4种模式之一，种模式之一，可形成多重混合配置。可形成多重混合配置。3 34 43+4乘积项乘积项异或异或4乘积项乘积项旁路旁路单乘积项单乘积项4+7乘积项乘积项共享共享20第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 全局布线区（全局布线区（GRPGRP，Global Routing PoolGlobal Routing Pool）位于芯片的中心，是位于芯片的中心，是ispLSIispLSI中的一种专用内部互中的一种专用内部互连结构。连结构。作用：将作用：将GLBGLB的输出信号或的输出信号或I/OI/O单元的输入信单元的输入信号与
20、号与GLBGLB的输入的输入端连接。端连接。特点：互连延时可预知。特点：互连延时可预知。3.3.全局布线区全局布线区 21第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 I/OI/O单元称为输入单元称为输入/输出单元。它是器件外部封装输出单元。它是器件外部封装引脚与内部信号之间的接口电路。引脚与内部信号之间的接口电路。4.4.I/OI/O单元结构单元结构 F1输出允许输出允许选择器选择器F2输出输出选择器选择器F3输出极性输出极性选择器选择器F4输入输入选择器选择器F5时钟时钟选择器选择器 F6时钟极时钟极性选择器性选择器 F7输入输入寄存器寄存器 22第第2 2章章 复杂可编程逻辑器件
21、复杂可编程逻辑器件 4.4.I/OI/O单元结构单元结构 通过对可编程单元通过对可编程单元F1F1F7F7的的8 8个编程点的编程，个编程点的编程，可使可使I/OI/O单元配置为几种不同的组态：单元配置为几种不同的组态：输入组态输入组态 PinPinD D Q QI/O单元时钟单元时钟寄存输入寄存输入 输输出出组态组态 PinPin缓冲输缓冲输出出 PinPin反向反向缓冲输缓冲输出出 双向双向I/OI/O组态组态 PinPin三态三态缓冲输缓冲输出出 I/O PinI/O PinD QD QI/O单元时钟单元时钟带有寄存器输入带有寄存器输入的双向的双向I/OI/O端端 I/O PinI/O
22、Pin双向双向I/OI/O端端 缓冲输入缓冲输入 PinPinD D Q QLELEI/O单元时钟单元时钟锁存输入锁存输入 PinPin23第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 5.5.宏块结构宏块结构 在在ispLSI1016ispLSI1016器件中，有两个宏块器件中，有两个宏块，每个宏块包每个宏块包括括8 8个通用逻辑块（个通用逻辑块（GLBGLB）、）、1616位输入总线、位输入总线、1 1个输出个输出布线区（布线区（ORPORP）、）、1616个个I/OI/O单元、单元、2 2个专用输入（个专用输入（IN0IN0、IN1IN1）和和1 1个公用乘积项个公用乘积项OEO
23、E。24第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件输出布线区（输出布线区（ORPORP）：）：输输出出布布线线区区25第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件OEOE控制控制：26第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 6.6.时钟分配网络时钟分配网络 作为作为GLBGLB时钟时钟作为作为I/OI/O单元的时钟单元的时钟 专用系统时钟输入专用系统时钟输入 27第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 2.3 2.3 AlteraAltera公司的公司的CPLD CPLD AlteraAltera公司生产的公司生产的PLDPLD器件主要有：器件主要
24、有：CPLDCPLD ClassicClassic系列系列 MAXMAX系列系列 FLEXFLEX系列系列 ACEXACEX系列系列 APEXAPEX系列系列 MercuryMercury系列系列 ExcaliburExcalibur系列系列 StratixStratix系列系列 CycloneCyclone系列系列FPGAFPGA28第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 MAXMAX系列产品采用乘积项阵列结构，分为：系列产品采用乘积项阵列结构，分为：MAX9000MAX9000系列系列 MAX7000MAX7000系列系列 MAX5000MAX5000系列系列 MAX3000
25、AMAX3000A系列系列 2.3.12.3.1 MAXMAX器件简介器件简介 器件系列器件系列 逻辑单元结构逻辑单元结构 互连结构互连结构 编程工艺编程工艺 用户用户I/O引脚引脚 可用门可用门 MAX9000 乘积项 连续式 EEPROM 168216 6 00012 000 MAX7000 乘积项 连续式 EEPROM 36212 60010 000 MAX5000 乘积项 连续式 EPROM 28100 6003 750 MAX3000A 乘积项 连续式 EEPROM 34158 6005 000 29第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 MAX7000SMAX7000
26、S采用第二代的采用第二代的MAXMAX结构，组成：结构，组成：逻辑阵列块逻辑阵列块LABLAB 可编程连线阵列可编程连线阵列PIAPIA I/OI/O控制块控制块 2.3.22.3.2 MAX7000SMAX7000S器件的结构和原理器件的结构和原理 宏单元宏单元MCMC 扩展乘积项扩展乘积项EPT EPT 30第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件MAX7000SMAX7000S的结构：的结构：PIAPIA31第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 1.1.逻辑阵列块逻辑阵列块 每个每个LABLAB由由1616个宏单元组成，并与各自对应的个宏单元组成，并与各自对应
27、的I/OI/O控制块相连接，各控制块相连接，各LABLAB之间的连接通过可编程连之间的连接通过可编程连线阵列和全局总线实现。线阵列和全局总线实现。LABLAB包括以下输入信号包括以下输入信号：来自来自PIAPIA的的36个通用逻辑输入信号；个通用逻辑输入信号；用于辅助寄存器功能的全局控制信号；用于辅助寄存器功能的全局控制信号；从从I/OI/O引脚到寄存器的直接输入信号。引脚到寄存器的直接输入信号。32第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 2.2.宏单元宏单元MCMC MCMC用来实现各种具体的逻辑功能，可以独立地用来实现各种具体的逻辑功能，可以独立地配置成组合逻辑或时序逻辑。配
28、置成组合逻辑或时序逻辑。组成：组成：逻辑阵列逻辑阵列 乘积项选择矩阵乘积项选择矩阵 扩展乘积项扩展乘积项 可编程寄存器可编程寄存器 多路选择器多路选择器 33第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件宏单元结构：宏单元结构：34第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件（1 1）逻辑阵列和乘积项选择矩阵）逻辑阵列和乘积项选择矩阵 用来实现宏单元的组合逻辑函数。用来实现宏单元的组合逻辑函数。逻辑阵列：逻辑阵列：组成与阵列，为乘积项选择矩阵提组成与阵列，为乘积项选择矩阵提供供5 5个乘积项。个乘积项。乘积项选择矩阵：乘积项选择矩阵：用来实现用来实现5 5个乘积项的逻辑个乘积项的
29、逻辑函数，或将这函数，或将这5 5个乘积项作为可编程寄存器的控制个乘积项作为可编程寄存器的控制信号，实现寄存器的复位、置位、时钟输入和时钟信号，实现寄存器的复位、置位、时钟输入和时钟使能等功能。使能等功能。35第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件（2 2）扩展乘积项）扩展乘积项EPTEPT EPTEPT包括共享扩展项和并联扩展项两部分，用来包括共享扩展项和并联扩展项两部分，用来补充宏单元的逻辑资源。补充宏单元的逻辑资源。共享扩展项共享扩展项 ：每个每个LABLAB有有1616个共享扩展项，这个共享扩展项，这些扩展项是由每个宏单元提供一个未使用的乘积项些扩展项是由每个宏单元提供一
30、个未使用的乘积项,并将它们反相后反馈到相应的逻辑阵列中，进行集并将它们反相后反馈到相应的逻辑阵列中，进行集中使用，实现逻辑资源共享。中使用，实现逻辑资源共享。采用共享扩展后，每个扩展乘积项都可以被采用共享扩展后，每个扩展乘积项都可以被LABLAB中的任何一个宏单元或全部宏单元使用和共享，从中的任何一个宏单元或全部宏单元使用和共享，从而可以实现更为复杂的逻辑函数。而可以实现更为复杂的逻辑函数。36第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件共享扩展项的结构：共享扩展项的结构：来自来自PIAPIA的的36个信号个信号16个共享个共享扩展乘积项扩展乘积项宏单元宏单元乘积项逻辑乘积项逻辑宏单元
31、宏单元乘积项逻辑乘积项逻辑37第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件（2 2）扩展乘积项）扩展乘积项EPTEPT EPTEPT包括共享扩展项和并联扩展项两部分，用来包括共享扩展项和并联扩展项两部分，用来补充宏单元的逻辑资源。补充宏单元的逻辑资源。并联扩展项：并联扩展项：是一些宏单元中未使用的乘积项，是一些宏单元中未使用的乘积项，将这些乘积项直接分配到邻近的宏单元中，以实现逻将这些乘积项直接分配到邻近的宏单元中，以实现逻辑资源共享辑资源共享,完成快速复杂的逻辑函数。完成快速复杂的逻辑函数。并联扩展项允许多达并联扩展项允许多达2020个乘积项直接馈送到宏单个乘积项直接馈送到宏单元的或
32、逻辑，其中元的或逻辑，其中5 5个乘积项是由宏单元自身提供的个乘积项是由宏单元自身提供的,其余的其余的1515个为并联扩展项，由个为并联扩展项，由LABLAB中邻近的宏单元提中邻近的宏单元提供。供。38第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件并联扩展项的结构：并联扩展项的结构：宏单元宏单元乘积项逻辑乘积项逻辑来自来自PIAPIA的的36个信号个信号16个共享个共享扩展乘积项扩展乘积项置位信号置位信号时钟信号时钟信号复位信号复位信号宏单元宏单元乘积项逻辑乘积项逻辑置位信号置位信号时钟信号时钟信号复位信号复位信号来自上一个宏单元来自上一个宏单元至下一个宏单元至下一个宏单元39第第2 2
33、章章 复杂可编程逻辑器件复杂可编程逻辑器件（3 3）可编程寄存器）可编程寄存器 可编程寄存器由每个宏单元中的触发器组成。可编程寄存器由每个宏单元中的触发器组成。通过编程可完成时钟控制的通过编程可完成时钟控制的D D、JKJK、T T或或RSRS触发器。触发器。时钟方式：时钟方式：采用全局时钟信号（采用全局时钟信号（GCLK1GCLK1、GCLK2GCLK2）；采用全局时钟信号，由高电平有效的时钟使采用全局时钟信号，由高电平有效的时钟使能信号进行控制；能信号进行控制；采用乘积项提供时钟信号。采用乘积项提供时钟信号。40第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件（4 4）多路选择器多路选
34、择器 宏单元中的多路选择器包括：宏单元中的多路选择器包括：复位信号选择器复位信号选择器M1M1 时钟时钟/使能信号选择器使能信号选择器M2M2 快速输入选择器快速输入选择器M3M3 旁路选择器旁路选择器M4M4 用来选择触发器的复位信号。用来选择触发器的复位信号。用来实现触发器时钟方式的控制。用来实现触发器时钟方式的控制。用来选择触发器的数据输入信号。用来选择触发器的数据输入信号。用来选择宏单元输出逻辑的方式。用来选择宏单元输出逻辑的方式。41第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 3.3.可编程连线阵列可编程连线阵列PIAPIA PIAPIA是一个可编程的布线通道，用来实现各是
35、一个可编程的布线通道，用来实现各LABLAB之间的连接。之间的连接。至至LABLABPIAPIA信号信号42第第2 2章章 复杂可编程逻辑器件复杂可编程逻辑器件 4.4.I/OI/O控制块控制块 I/OI/O控制块是器件外部封装引脚与内部信号之间控制块是器件外部封装引脚与内部信号之间的一个接口电路，由一个三态缓冲器和使能信号选的一个接口电路，由一个三态缓冲器和使能信号选择器组成。择器组成。当选择三态缓冲器的使当选择三态缓冲器的使能端接地时，能端接地时，I/OI/O引脚作为引脚作为专用输入引脚使用。专用输入引脚使用。当选择电源当选择电源V VCCCC为使能信为使能信号时号时,I/OI/O引脚为输出方式。引脚为输出方式。当选择全局输出使能信当选择全局输出使能信号时，号时，I/OI/O引脚为双向工作引脚为双向工作方式。方式。
