1、第9章章 COMS逻辑电路逻辑电路 的高级技术的高级技术 本章概要n 镜像电路n C2MOSn 准nMOS电路n 动态CMOS电路n 多米诺逻辑n 双轨逻辑电路n CMOS逻辑电路的比较9.1 概述 静态静态CMOS与动态与动态CMOSn静态CMOS逻辑电路 输出-输入逻辑关系与时间无关(开关过渡期除外）利用晶体管的串-并联组合实现逻辑 晶体管数多（n个扇入需要2n个管子，n个NMOS，n个 PMOS），占用面积大 速度较慢 功耗较小n 动态CMOS逻辑电路 输出-输入逻辑关系与时间有关 利用时钟和MOSFET的电荷存储特性实现逻辑 晶体管数少（n个扇入需要n+2个管子，n+1个NMOS，1个
2、 PMOS），占用面积小 速度较快(通过预充电，只有从输入1到0有延迟时间）功耗较大9.3 镜像电路 定义定义n什么是镜像电路？电路的nFET和pFET部分具有相同的拓扑结构 nFET和pFET部分的晶体管尺寸可以有不同，以便使电特性对称9.3 镜像电路 实现实现XOR的镜像电路的镜像电路(1)电路对称版图结构对称9.3 镜像电路 实现实现XOR的镜像电路的镜像电路(2)开关模型2.2rpt2poutpppCRC R2.2fnt2noutnnnCRC R9.3 镜像电路 实现实现XOR的镜像电路的镜像电路(3)镜像电路：2个pFET对Cp有贡献，tr较小AOI电路：4个pFET对Cp有贡献，t
3、r较大9.3 镜像电路 实现实现XNOR的镜像电路的镜像电路镜像电路实现AOI电路实现9.4 准nMOS电路 有比逻辑有比逻辑有源负载电阻负载如何减少静态CMOS中的晶体管数？9.4 准nMOS电路 准准nMOS结构结构0pFETnFETpFETSGpDDVV永远导通阵列截止开关开路将输出电平上拉到nMOS 逻辑电路用1个pFET为负载OLnFETnFETpFETOLVV阵列导通开关短路将输出电平下拉到低电平但因导通，较大9.4 准nMOS电路 准准nMOS反相器反相器:输出低电平输出低电平9.4 准nMOS电路 准准nMOS反相器反相器:实例实例9.4 准nMOS电路 准准nMOS反相器反相
4、器:VTC曲线曲线9.4 准nMOS电路 准准nMOS NAND2/NOR2准准nMOS:逻辑设计优先采用逻辑设计优先采用NOR门门,以相对减少低电平以相对减少低电平静态静态CMOS:逻辑设计优先采用逻辑设计优先采用NAND门门,以相对提高电路速度以相对提高电路速度9.4 准nMOS电路 准准nMOS AOI9.5 C2MOS电路 时钟信号时钟信号9.5 C2MOS电路 三态反相器三态反相器0M1M21M1M2DataCOMSnDDnEfVGNDEf、均截止与、均断开，输出为高阻态、均导通成为以为输入端、为输出端的反相器 ZHi低电平0三态电路 高电平1，常用于将电路与公共总线隔开高阻（Z）9
5、.5 C2MOS电路 C2MOS门门:结构结构C2MOS:时钟控制CMOS电路1M1M20M1M2HiZ时，、导通，输出静态逻辑运算的结果，与输入有关时，、截止，输出高阻态，与输入无关nFET静态逻辑电路静态逻辑电路pFET静态逻辑电路静态逻辑电路三三态态输输出出控控制制9.5 C2MOS电路 C2MOS门门:电路电路使tr使tf9.5 C2MOS电路 C2MOS门门:版图版图9.6 动态CMOS电路 基本结构基本结构pnp0MMMDDoutoutDDVCVV 预充电：导通，截止，输出与输入无关，通过对充电，使pnn1MMnFET MVoutDDDDVVV 求值：截止，导通，输入经逻辑阵列运算
6、得到输出若运算结果为逻辑1，则输出为高阻态，保持；若运算结果为逻辑0，则输出通过逻辑阵列和放电，使0预充电管:提供输出高电平时钟信号：控制电路的工作并实现同步求值控制管:保证预充电期间无静态功耗实现逻辑操作输出电容：包括结电容、扇出门输入电容和布线电容，保持预充电电平9.6 动态CMOS电路 基本类型基本类型上拉n网络下拉n网络9.6 动态CMOS 电路实例电路实例:AOI门门9.6 动态CMOS电路 与静态与静态CMOS的比较的比较n与静态与静态CMOSCMOS相同之处相同之处n 全逻辑摆幅，无比逻辑n 下拉网络由nMOS逻辑链构成，构成方式与静态CMOS相同n 无静态功耗n与静态与静态CM
7、OSCMOS不同之处不同之处n 晶体管数少：只需N2个FET，而静态CMOS需2N个FETn 开关速度快：晶体管数少，无低至高延迟时间，负载电容小，无短路电流n 噪声容限小：VM、VIH、VIL均近似等于VTn，而静态CMOS近似等于VDD/2n 动态功耗较大：时钟电路消耗功率较大（负载电容大，翻转频度高），预 充电过程需消耗电流n 需要时钟控制信号n 需要保持输出高电平：电荷泄漏、电荷分享、背栅耦合、时钟反馈等问题 使输出高电平保持时间有限9.6 动态CMOS电路 版图版图:NAND39.6 动态CMOS电路 版图版图:NAND49.6 动态CMOS电路 信号完整性问题信号完整性问题n 电荷
8、泄漏n 电荷分享n 电容耦合n 互连串扰n 少子电荷注入n 电源噪声9.6 动态CMOS电路 电荷泄漏电荷泄漏:问题问题min101/outDDoutouthhCLKAVVVVtTftf且 时，输出处于高阻态，应保持不变。但因存在漏电流随时间逐渐衰减保持高电平的时间应大于时钟周期（）时钟频率1poutoutoutMVVMV的漏电流最终稳定在一个中间电压上的漏电流9.6 动态CMOS电路 电荷泄漏电荷泄漏:实例实例动态CMOS反相器9.6 动态CMOS电路 电荷泄漏电荷泄漏:对策对策常通上拉器件，为负载电容补充电荷，尺寸较小以削弱因此而产生的有比问题及静态功耗上拉器件仅在输出为高电平时接通，为负
9、载电容补充电荷，无静态功耗9.6 动态CMOS电路 电荷分享电荷分享:概念概念 时钟上升沿前时钟上升沿前：Ma、Mb均截止，CL上电荷充满，以保持其高电平 时钟上升沿后时钟上升沿后：Ma导通，Mb截止，CL上的电荷在CL和CA间重新分配，使Vout有所下降 电荷分享电荷分享 （Charge sharing）FET之间的寄生电容与负载电容分享放电电荷和充电电荷，导致输出电压衰减9.6 动态CMOS电路 电荷分享电荷分享:NAND2分析分析(1)9.6 动态CMOS电路 电荷分享电荷分享:NAND2分析分析(2)9.6 动态CMOS电路 电荷分享电荷分享:NAND2分析分析(3)9.6 动态CMO
10、S电路 电荷分享电荷分享:NAND3分析分析9.6 动态CMOS电路 电荷分享电荷分享:对策对策为内部寄生电容预充电，但会增加面积和电容9.6 动态CMOS电路 电容耦合电容耦合:背栅耦合背栅耦合9.6 动态CMOS电路 电容耦合电容耦合:时钟馈通时钟馈通(1)9.6 动态CMOS电路 电容耦合电容耦合:时钟馈通时钟馈通(2)时钟的上升沿和下降沿均会引发时钟馈通效应9.7 多米诺逻辑 动态动态CMOS的串级问题的串级问题012101 M221M2 22DDDDTnTnCLKoutVoutVoutoutVoutoutVoutoutV预充电：，求值：在 之前的延时期内，导通；直至截止停止，但此时已
11、损失了且无法恢复动态CMOS门的输入若出现10的翻转，就会导致预充电电荷的损失要避免这种损失，应使动态CMOS门在求值时只出现01的翻转，方法是在预充电期间置所有的输入为0在动态CMOS单元之间加1个反相器（多米诺单元）9.7 多米诺逻辑 多米诺逻辑单元构成多米诺逻辑单元构成基本动态逻辑静态反相器9.7 多米诺逻辑 多米诺逻辑的级联多米诺逻辑的级联9.7 多米诺逻辑 特点特点n优点优点无预充电荷损失：预充电之后所有单元的输入都被置为0，故只能有 01翻转抗噪声能力强：输出反相器可根据扇出来优化开关速度非常快：只有输出上升沿的延时（tpHL=0），预充电、求值时的负载电容均为内部电容抵抗电荷泄漏
12、能力强：反相器加1个pMOS管即可构成电平恢复器n缺点缺点非反相门，难以实现诸如XOR、XNOR这样需要NOT运算的逻辑必须有时钟输出有电荷泄漏及电荷分享等寄生效应9.7多米诺逻辑 基本逻辑门基本逻辑门多米诺逻辑门实例9.7 多米诺逻辑 逻辑链构成逻辑链构成1231230CCCffff 预充电：、同时进行，使所有的 置01求值：、依次进行，有如“多米诺骨牌”9.7 多米诺逻辑 名称由来名称由来只有当所有前级的电平转换已完成，本级才会有动作。预充电求值9.7多米诺逻辑 取消求值管取消求值管:好处好处在预充电期间，多米诺门的输入恒为0，故可取消求值管，可以减少时钟负载（为原来的1/2），并提高下拉
13、的驱动能力（减少1个串联FET）9.8 多米诺逻辑 取消求值管取消求值管:坏处坏处 延长预充电周期：延长预充电周期：预充电需通过逻辑链预充电需通过逻辑链传播，仅当传播，仅当out1预充预充电完毕并使电完毕并使In2转为转为0时，时，out2才能开始才能开始预充电，依此类推预充电，依此类推存在额外功耗：上拉器件和下拉器件有可能存在额外功耗：上拉器件和下拉器件有可能同时导通同时导通9.8 多米诺逻辑 电荷保持电路电荷保持电路10 xVGMKC始终导通提供一个电流来补充上的电荷xWMKLC很小弱导通不至于过多影响上电荷的释放9.8 多米诺逻辑 电荷保持电路电荷保持电路2xxxxCVMKCVMK充电时
14、，较大导通提供附加充电电流加速充电放电时，较小不导通不提供附加电流不影响放电反馈控制的保持电路9.8 多米诺逻辑 实现反相逻辑实现反相逻辑:重构逻辑重构逻辑9.9 双轨逻辑电路 特点特点n优点 速度快；大约是单轨电路的2倍 同时实现非反相逻辑和反相逻辑n缺点 输入、输出数加倍 电路复杂，布线开销大，设计难度高9.9 双轨逻辑电路 DCVSL:结构结构使输出结果保持到输入发生变化时为止Sw1和Sw2互补，一个断开，另一个必闭合9.9 双轨逻辑电路 DCVSL:实例实例9.9 双轨逻辑电路 DCVSL:结构化设计结构化设计简单的nFET逻辑对堆叠的逻辑对以nFET逻辑对为基本单元，堆叠形成各种逻辑
15、9.9 双轨逻辑电路 DCVSL:结构化设计实例结构化设计实例1用nFET对构成逻辑树9.9 双轨逻辑电路 DCVSL:结构化设计实例结构化设计实例2具有3层逻辑树的动态CVSL电路9.9 双轨逻辑电路 CPL:AND/NAND互补传输管逻辑（Complimentary Pass Transistor Logic）9.9 双轨逻辑电路 CPL:OR/XOR9.9 双轨逻辑电路 CPL:NAND49.9 双轨逻辑电路 CPL:特点特点n优点 电路形式简洁 单元版图可以复用n缺点 存在阈值电压损失 输入变量可能需要驱动1个以上的FET9.10 CMOS逻辑电路比较 数据数据注：数字比较以NAND4为例。有比/无比静态功耗晶体管数目芯片面积（m2)传播延时（nsec)静态CMOS无比无85330.61准nMOS有比有52881.49CPL无比无148000.75动态CMOS无比无61220.379.10 CMOS逻辑电路比较 优缺点优缺点 实现电路 优点 缺点静态CMOS稳定性好，噪声容限高，适合EDA设计晶体管数多，大扇入时面积大准nMOS电路简单，晶体管数少噪声容限小，有静态功耗，有比逻辑动态CMOS速度快，面积小定时刷新对电路最低频率有限制，存在电荷泄漏等寄生效应
