1、第三章 集成开发环境基础了解集成开发环境安装配置。掌握ISE工程开发流程。ISE的安装与配置ISE版本ISE 4.x，ISE 5.x已经很少使用ISE 6.3testbench变为.v文件ISE 7.1.4面向中低端芯片，支持Virtex-4，支持中文注释ISE 8.2较稳定的集成开发环境ISE 9.1软件规模急剧增大ISE 10.x支持Virtex 5ISE 12.x，ISE 13.x支持Virtex 6，windows 7系统售价约3,000美元ISE 14.x支持Virtex 7ISE的安装与配置ISE 简介XILINX公司的FPGA集成开发环境；包 括 设 计 输 入、仿 真（S i
2、m u l a t e）、综 合（Synthesize）、布局布线（Place&Route）、生成BIT文件、配置、在线调试等功能；支持多种第三方工具：ModelSim，Synplify等；ISE用于FPGA逻辑设计开发，如需使用XILINX芯片的PowerPC或MicroBlaze嵌入式处理器，则使用EDK工具。ISE的安装与配置ISE 7.1 的安装与配置（后继版本类似）检查系统时间正常；三张光盘按顺序安装；安装7.1.4的补丁，只有增加此补丁才可以支持Virtex 4系列芯片。ISE的安装与配置按照提示安装ISE的安装与配置接受许可ISE的安装与配置接受许可ISE的安装与配置接受许可IS
3、E的安装与配置输入序列号ISE的安装与配置安装路径不允许中文路径ISE的安装与配置默认设置即可ISE的安装与配置默认设置即可ISE的安装与配置确认安装ISE的安装与配置后两张光盘按照同样的步骤安装在同一目录下。安装补丁IP补丁为可选，解压覆盖即可按提示安装即可。ISE的安装与配置启动 ，注意检验启动提示版本是否为7.1.4ISE的安装与配置正常启动界面ModelSim的安装与配置ModelSim简介ISE中可直接调用ModelSim仿真，也可以独立使用ModelSim进行仿真。Mentor公司的HDL语言仿真软件；唯一的单内核支持VHDL和Verilog混合仿真的仿真器；对SystemC直接支
4、持，和HDL任意混合；支持SystemVerilog的设计功能；分几种不同的版本：SE、PE、LE和OEM：SE为最高级版本，支持PC、UNIX和LINUX混合平台XE为Xilinx的OEM版本ModelSim的安装与配置0102030405ModelSim for Windows常用版本6.1X 6.2X 5.xX已经较少使用，仿真速度较慢；20,000美元6.0X X标号为a,b,c,d 6.5X,7.X,10.X支持Windows7及以上平台注：1）各个二级版本号不同版本间仿真库不通用；2）功能和使用方法基本相同。ModelSim的安装与配置以ModelSim 6.0D的安装与配置为例注
5、意：安装前必须检查系统时间是否正常，使用时不允许时间回调。ModelSim的安装与配置选择完整版安装ModelSim的安装与配置按提示安装ModelSim的安装与配置同样不能安装在中文路径下ModelSim的安装与配置安装此步骤时一定要选“否”，否则后续无法完成，只能重新安装。ModelSim的安装与配置后续几步可任意选择ModelSim的安装与配置License选择Close，不要使用向导生成，此时先不要运行ModelSimModelSim的安装与配置配置License检查License新建一个License目录，例如 C:flexlm将license.dat复制到此目录下。注：早期版本需要
6、配置系统环境变量，6.0以后版本不需要。启动ModelSimModelSim的安装与配置启动成功界面ModelSim的安装与配置前面只完成了软件的安装，SE版本不包含专门Xilinx FPGA的仿真库；（XE版本包含）ModelSim仿真库的配置需要手工编译仿真库，此过程较为复杂如果二级版本号相同（如6.0d和6.0e），可以直接从已配置好的系统中进行复制，并进行库的映射先安装ISE，才能进行仿真库的编译ModelSim的安装与配置2、创建仿真库目录将安装目录下的modelsim.ini文件的只读属性去掉，否则生成的仿真库无法添加到配置文件中。1、修改配置文件在安装目录下新建目录/Xilinx
7、/Verilog 一个二级目录（理论上目录名称和位置可以任意，映射正确即可）3、运行ModelSim，设置库路径ModelSim的安装与配置选择所新建的目录为仿真库目录ModelSim的安装与配置下面以unisims_ver为例，介绍编译方法目标是生成三个库unisims_versimprims_verXilinxCoreLib_verModelSim的安装与配置4、新建一个库在workspace区域右键 New-LibraryModelSim的安装与配置在对话框中输入unisims_verModelSim的安装与配置5、编译unisims_ver库注意 先选中unisims_ver，然后再C
8、ompile 弹出窗口中Library名称一定要改为unisims_verModelSim的安装与配置源文件定位查找范围选择ISE的安装目录找到/verilog/src 目录所需要的三个库ModelSim的安装与配置打开unisims文件夹这里是各种库的Verilog源码全选，进行Compile（注意：实际不能这样做）ModelSim的安装与配置先选择一半文件进行编译原因是全选导致命令行过长溢出，ModelSim崩溃。全部完成后，点击Done。ModelSim的安装与配置6、编辑仿真库选中unisims_ver，右键Edit映射物理仿真库ModelSim的安装与配置此时打开modelsim.i
9、ni文件可选步骤：绝对路径修改为相对路径D:/Modeltech_6.0/Xilinx/verilog/unisims_ver$MODEL_TECH/./Xilinx/verilog/unisims_verModelSim的安装与配置按照同样的步骤建立和配置其它两个库simprims_ver （文件较少，可以一次性编译）XilinxCoreLib_ver （文件较多，分两次编译）ModelSim的安装与配置在编译库过程中，如果重新启动ModelSim，工作路径需要重新设置检查根目录下/Xilinx/verilog/是否包含三个仿真库目录注意事项ModelSim的安装与配置7、与ISE进行关联启
10、动ISE，关联ModelSim，通常能自动关联Synplify的安装与配置12345Synplicity公司针对FPGA和CPLD实现的逻辑综合工具Synplicity在2004年的全球FPGA市场占有率以绝对领先的67自动对关键路径做Retiming，可以提高性能高达25%支持VHDL和Verilog的混合设计输入，并支持网表*.edn文件的输入Pipeline功能提高了乘法器和ROM的性能；有限状态机优化器可以自动找到最优的编码方法Synplify简介Synplify的安装与配置67Synplicity公司2008年被Synopsys公司收购主要产品系列：SynplifySynplify
11、ProSynplify Premier Synplify DSP Synplify简介软件规模也越来越庞大，综合和调试能力越来越强。Synplify Pro 常用版本ISE中可直接调用Synplify Pro综合，也可以独立使用Synplify Pro进行综合。注：7.x和8.x在windows 7下可能无法正常使用。7.6Synplify的安装与配置7.7.18.18.28.59.0.29.2.29.6.2适用Virtex-II 以之前产品适用Virtex-4201320142015适用Virtex-5适用Virtex-6、7Synplify的安装与配置以Synplify Pro 8.1的安
12、装与配置为例Synplify的安装与配置不使用FLEXLM不能安装在中文路径下Synplify的安装与配置License选择Node-locked或者No ChangeLicense选择方式十分重要Synplify的安装与配置记录环境变量有可能生成路径不同Synplify的安装与配置功能选择Synplify Pro必选，其他可选。Synplify的安装与配置Identify是可选工具，可以不安装Synplify的安装与配置执行 readme.txt文件中的操作完成后运行synplify pro 8.1，选择YES，修改更新方式 Synplify的安装与配置与ISE关联启动ISE，关联Synpl
13、ify Pro，通常能自动关联。ChipScope的安装与配置可观察FPGA内部信号高版本的ISE集成ChipScope XILINX自有的一款软件在线逻辑分析仪包括三个工具：ChipScope Pro Core InsertChipScope Pro Core GeneratorChipScope Pro AnalyzerChipScope简介ChipScope的安装与配置必须安装与ISE版本号一致的ChipScope，例如：ISE 7.1.4 需要配套安装 ChipScope Pro 7.1.4。如果版本号不一致，Core Insert和Core Generator无法使用；Analyze
14、r只有下载功能，观测调试功能可能失效。可直接安装ChipScope_Pro_7_1_04i_pc.exe，不需要安装原始的ChipScope_Pro_7_1i_pc.exe安装过程较为简单，为便于管理，可安装在ISE目录下：如，C:XilinxChipScope_Pro_7_1iChipScope 的安装以ChipScope Pro 7.1.4 的安装与配置为例Synplify的安装与配置检查版本号安装成功后ISE的Process View中会出现，与ISE的关联与其他软件类似。FPGA一般设计流程设计输入功能仿真综合实现与布局布线器件编程ISE项目开发基础推荐使用板级仿真设计输入电路功能设计
15、综合实现与布局布线器件编程功能（行为）仿真综合后仿真静态时序分析时序仿真与验证板级仿真与验证电路验证反标注设计验证FPGA一般设计流程的另一种描述ISE项目开发基础（1）设计定义（2）HDL实现（3）功能仿真（4）逻辑综合（5）前仿真（6）布局布线（8）后仿真（9）在系统测试（7）静态时序分析逻辑仿真器逻辑综合器逻辑仿真器FPGA厂家工具逻辑仿真器FPGA前期设计流程ISE项目开发基础NYNYNY设计输入功能分析接口定义算法设计编码实现功能验证综合布线代码改进联调成功后续实现流程ISE工程开发基础工程开发实例：LED显示控制源于FPGA开发板的8个LED的显示实验输入：时钟信号、复位信号输出：
16、控制8个LED的8位输出信号、其他引脚控制信号功能描述：LED从左到右循环显示 LED从右到左循环显示 改变显示频率 其它显示顺序后三个请自行设计实现！ISE工程开发基础启动ISE，创建一个新工程File-New Project必须英文路径原理图HDL代码芯片系列特定芯片型号封装类型速度等级顶层模块类型综合工具:XST或Synplify Pro仿真工具:ModelSim或ISE Simulator语言:Verilog或VHDLISE工程开发基础芯片选择和工具选择ISE工程开发基础创建工程资源文件，可稍后创建新文件ISE项目开发基础添加工程资源文件，可稍后添加已有文件ISE项目开发基础工程基本信
17、息ISE项目开发基础可随时修改工程配置ISE项目开发基础顶层原理图设计Project-New SourceSchematic描述顶层模块中子模块的端口连接ISE项目开发基础顶层原理图设计.sch文件ISE项目开发基础顶层HDL设计Project-New SourceVerilog Module端口定义可在此处声明可以在文件中声明ISE项目开发基础顶层HDL设计通常采用Module View视图ISE项目开发基础顶层HDL设计产生模板空Module保留字为蓝色原语为褐色条件编译为紫色注释为绿色ISE项目开发基础Process View简介单击Module View中的源文件约束综合生成配置文件实
18、现在线逻辑分析仪ISE项目开发基础Process View简介只用于测试文件中所包含的模型时序约束直接文本编辑引脚约束面积约束RTL原理图右键 综合选项RTL原理图综合报告ISE项目开发基础Process View简介右键 翻译选项右键右键 布局布线选项布局布线选项右键 映射选项右键右键 生成配置文件选项生成配置文件选项ISE项目开发基础代码编写仿真时延定义接口信号定义接口方向声明接口类型声明参数定义ISE项目开发基础代码编写定义内部信号数据流描述ISE项目开发基础代码编写行为描述ISE项目开发基础代码编写行为描述关联待测试模块ISE项目开发基础创建仿真文件Project-New Source
19、Verilog Test Fixture四种仿真功能ISE项目开发基础产生测试模板ISE项目开发基础添加仿真描述生成时钟设置复位信号如果有其它输入增加其输入模型ModelSim仿真技术入门ISE中调用ModelSim保存所有设计文件单击测试文件单击Simulate Behavior ModelModelSim仿真技术入门010203语法检查在ISE中修改设计文件关闭ModelSim，重新仿真参数TP错误#TPModelSim仿真技术入门模块关系所选中模块信号表工作台此时只有外部接口信号仿真波形ModelSim仿真技术入门最大化波形窗口右键-simulate某些版本默认不显示仿真工具条Break
20、 中止仿真Run 从当前时刻开始执行一个仿真步长Restart 清除波形下次从0时刻开始Run All 从当前时刻开始一直执行下去常用Restart和Run All的组合Cursor的设置和删除所选中信号的跳变位置定位波形左右缩放Zoom full 当前已仿真波形全屏ModelSim仿真技术入门工具栏常用按钮简介ModelSim仿真技术入门外部信号仿真点击全绿是由于信号过密观察输入激励生成和输出是否符合要求ModelSim仿真技术入门内部信号仿真向波形中添加信号将整个模块添加添加所需信号根据需要添加数量越多仿真越慢ModelSim仿真技术入门波形窗口编辑插入分隔线：便于分隔信号ModelSim
21、仿真技术入门波形窗口编辑信号基数或编码转换Edit-Select All右键选择Radix便于多位信号的观测ModelSim仿真技术入门仿真测试文件使用ModelSim仿真技术入门仿真测试文件使用大约仿真125ms后看到LED_DATA输出发生变化若观测LED循环显示过程，时间较长反向调试错误可能是源文件造成，也可能是仿真文件造成ModelSim仿真技术入门调试技术如果没有实现功能，通过波形或者$输出信息定位错误；选择错误的信号Signal_a，观察其波形与Verilog行为描述的差别；如果于Signal_a的控制信号错误，再观察其波形与Verilog行为描述的差别；以此类推，最终定位错误原因
22、，修改设计。Synplify综合技术入门综合错误ISE中调用Synplify Pro单击源文件的顶层文件（不是仿真文件）也可以先使用Synplify Pro做语法检查Synplify综合技术入门综合结果（错误）View Synthesis ReportSynplify综合技术入门综合结果（正确）View Synthesis ReportSynplify中双击.srm文件Synplify综合技术入门查看电路图观测关键路径Synplify综合技术入门Synplify Pro选项使用（非常重要）右键属性设置目标时钟频率 (可设置实际的110%)设置综合技术选项Synplify综合技术入门重新综合查看Synplify中的结果。只有Worst Slack为正值才能实现FPGA的功能设计。如果Worst Slack为负值，需要查看关键路径，找出组合逻辑的问题，修改设计。集成开发环境使用的常见问题0102030405修改设计，但调用ModelSim仿真结果不变:源文件未保存仿真没有任何输出波形的变化:时钟和复位信号生成不正确提示仿真库不存在:ModelSim SE的手工编译库配置错误综合成功后不出“”:系统时间有问题上述步骤完成就可以到FPGA验证？只完成功能仿真和综合，距离实现还有一段距离，不要急于板级调试Thank you Thank you！
