1、第3章电路设计 第第3章电路设计章电路设计 3.1触发器的设计触发器的设计 3.2比较器设计比较器设计 3.3运算放大器设计运算放大器设计 3.4带隙基准设计带隙基准设计 3.5振荡器设计振荡器设计 3.6LDO稳压器设计稳压器设计 3.7D/A转换器的设计转换器的设计 3.8A/D转换器的设计转换器的设计 第3章电路设计 3.1触发器的设计触发器的设计3.1.1触发器的原理触发器的原理触发器是时序逻辑电路的最基本单元,在时序逻辑领域内占有相当重要的地位,它被作为基本记忆单元广泛应用于各种时序逻辑系统中。触发器包括单稳态触发器和双稳态触发器。我们把输出的电平有一个稳态和一个暂稳态的触发器称为单
2、稳态触发器,而把输出电平为两个稳态的触发器称为双稳态触发器。触发器的种类很多,但所有的双稳态触发器都应具有以下特性:第3章电路设计(1)有两个互补的输出Q和Q,即当Q=0时,Q=1,而当Q=1时,Q=0。(2)有两个稳定状态。若输入不发生变化,触发器必定处于其中某一个稳定状态并且可以长期保持下去。一般当Q=0和Q=1时称触发器处于0态,而当Q=1和Q=0时称触发器处于1态。第3章电路设计(3)在输入信号的作用下,双稳态触发器可从一个稳定状态转换到另一个稳定状态,并继续稳定下去,直到下一次输入发生变化时,才可能再次改变状态。我们把输入信号没有发生变化直到输入信号发生变化之前的触发器状态称为电路的
3、现在状态,用Qn和Qn来表示,而把输入信号发生变化后触发器所进入的状态称为它的下一态,用Qn+1和Qn+1表示。若用X来表示输入信号的集合,则触发器的下一状态是它的现在状态和输入信号的函数,即 Qn+1=f(Qn,X)(31)第3章电路设计 式(31)称为触发器下一状态方程,简称状态方程,它是描述时序电路的最基本表达式。当然,对于每一种具体的触发器,状态方程的具体形式将各不相同,也就是每种触发器都有自己特定的状态方程,因此也把状态方程叫做特征方程。现在状态和下一状态是一个相对的概念,即是相对于输入变化而言的。在某一时刻输入变化后电路进入下一状态,而对于下一次变化而言,这就是触发器的现在状态。实
4、际上也可以说,下一状态是对于某一时刻而言的,过了这个时刻,就为现在状态了。第3章电路设计 由于触发器具有两个稳定状态:0态和1态,所以它就能记忆一位二进制数的两个状态,也可以记住外部事件的两个状态。这种记忆作用的实质就是在触发器的稳定状态和外部输入作用之间建立起一一对应的关系,然后通过检查触发器的状态,反映出外部输入的情况。一位触发器可表达、存储记忆一位二进制信息;多位触发器可表达、存储记忆多位二进制信息(一组二进制代码)。当输入信号发生变化时,触发器电路会自动地“触发翻转”从某一稳定状态(初态)自动转变到另一稳定状态(次态)。而且,这一“触发翻转”过程进行得极为迅速,所经历的时间极短,可认为
5、是瞬间完成的。引起“触发翻转”的输入信号称为“触发信号”。当触发信号撤销后,触发器的次态会保持下来,直到新的触发信号再次“触发”前,次态会保持不变。在触发信号作用下,触发器自动由“初态”翻转到“次态”(有时也称之为“状态更新”)。利用触发器存储记忆、触发翻转、次态能保持的功能,可以对二进制代码进行寄存、移位;也可以对输入脉冲信号个数进行计数;还可以处理和变换输入脉冲信号波形,构成寄存器、计数器、脉冲信号处理与产生电路等多种数字电路。第3章电路设计 3.1.2触发器的指标触发器的指标 1.建立时间建立时间建立时间是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不
6、能在这个时钟上升沿被打入触发器。由图31可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前,门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后,G5的输出状态要经过一级门电路的传输延迟时间才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达,而且建立时间应满足:tset2tpd。第3章电路设计 图31维持阻塞D触发器结构 第3章电路设计 图32维持阻塞D触发器动态波形 第3章电路设计 2.保持时间保持时间保持时间是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间。由图31可知,为实现边沿触发,应保
7、证CP=1期间门G6的输出状态不变,不受D端状态变化的影响。为此,在D=0的情况下,当CP上升沿到达以后还要等门G4输出的低电平返回到门G6的输入端以后,D端的低电平才允许改变。因此输入低电平信号的保持时间为tHLtpd。在D=1的情况下,由于CP上升沿到达后G3的输出将G4封锁,因此不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。第3章电路设计 3.传输延迟时间传输延迟时间信号在通过触发器传输的前后,会出现一段时间的延迟,人们把这段时间叫做传输延迟时间。由图33不难推算出,从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟
8、时间tPLH称为触发器的传输延迟时间。第3章电路设计 图33D触发器工作波形 第3章电路设计 4.最高时钟频率最高时钟频率为使触发器能正常工作,时钟信号频率往往要小于某一特定的值,这个特定的值即为最高时钟频率。图31中,为了保证由门G1G4组成的同步RS触发器能可靠地翻转,CP高电平的持续时间应大于tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6的新的输出电平得以稳定地建立,CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和,即时钟信号低电平的宽度tWLtset+tpd,因而得到:pdPHLpdset(max)6111tttt
9、ttfWLWHCP第3章电路设计 3.1.3常见触发器的结构常见触发器的结构1.RS触发器触发器基本RS触发器是构成各种功能触发器的基本单元,它可以用两个二输入与非门或两个二输入或非门交叉耦合构成。图34是两个与非门耦合而成的触发器,它有两个输入端R、S和两个互补输出端Q和Q,一般用Q端的逻辑值来表示触发器的状态。当Q=0、Q=1时称触发器处于0态;当Q=1、Q=0时称触发器处于1态。第3章电路设计 图34与非门构成的RS触发器 第3章电路设计 根据与非门的逻辑关系,触发器的逻辑表达式为 RQQQSQ,(33)由输入信号R、S的不同状态的组合可知,触发器的输入与输出的关系有4种情况:(1)当输
10、入R=1,S=1时。当R、S都为1时,两个与非门的状态由原来的Q和Q的状态决定,不难推知,触发器的原来状态不变。触发器保持状态时,输入端都加高电平,需要触发翻转时,按要求在某一输入端加一负脉冲。例如在S端加负脉冲,使触发器置1,该脉冲信号回到高电平后,触发器仍维持1状态不变,相当于把S端某一时刻的电平信号存储起来,这就体现了触发器具有的记忆功能。第3章电路设计(2)当输入R=1,S=0时。由式(33)可知,当S=0时,不论Q为何种状态,都有Q=1,Q=0。(3)当输入R=0,S=1时。由电路的对称性可知,当R=0时,不论Q为何种状态,都有Q=1,Q=0。(4)当输入R=0,S=0时。若R=S=
11、0,则两个与非门输出均为1,这样就破坏了触发器的互补输出关系。在实际的电路中,因为门电路的延迟时间不一致,触发器的下一状态不能确定,所以这种情况是不允许的。因此人们规定输入信号R、S不能同时为0,即它要满足约束关系R+S=1。第3章电路设计 在实际电路中,由或非门耦合而成的触发器是很常见的。图35就是由两个或非门耦合而成的触发器结构,它也有两个输入端R、S和两个互补输出端Q和Q。根据或非门的逻辑关系,触发器的逻辑表达式为,QRQQSQ(34)第3章电路设计 图35 或非门构成的RS触发器第3章电路设计 图36CMOS RS触发器 第3章电路设计 2.D触发器触发器1)同步D触发器在同步RS触发
12、器的输入回路加一个反相器,可以把两个输入端减为一个,从而构成D触发器。在下一个时钟脉冲,D触发器的逻辑输入被传送到输出。它常被用于计数器或移位寄存器中。图37为D触发器的逻辑电路结构,图中门a和b组成触发引导门,门c和d组成基本触发器。基本触发器的输入为,DDDSDCPRSCPD CP(35)第3章电路设计 由此不难推出:当CP=0时,a、b门被堵,SD=1,RD=1,输出保持原态;当CP=1时,a、b门被打开,SD=D,RD=D,输出由D决定。由基本RS触发器的特征方程得出D触发器的特征方程为 DQn1第3章电路设计 图37同步D触发器的逻辑电路结构 第3章电路设计 用CMOS传输门可以构成
13、D触发器,其电路图如图38所示。当=0时,传输门TG1导通,TG2截止,因而Q=D;=1时,TG1截止,TG2导通,这时两个反相器通过传输门TG2构成反馈环,保存了在0时输入的信息。此电路最简单的电气设计是选取kN=kP和UTH=UDD/2,最简单的版图布局结构则选取所有器件有相同的宽长比W/L。第3章电路设计 图38同步D触发器CMOS电路图 第3章电路设计 2)主从主从D触发器触发器将两个由反相时钟控制的D触发器级联就得到了一个D型主从触发器,其逻辑框图如图39所示。当=1时,输入数据通过传输门TG1被送入主触发器;在=0时,这个数据被保存在主触发器中并同时通过传输门TG3送入从触发器。第
14、二个时钟脉冲周期来到时主触发器将接收新的数据,从触发器将保存上一时钟周期送入主触发器的数据。相应的标准CMOS主从D触发器电路结构如图310所示。第3章电路设计 图39主从触发器逻辑框图 第3章电路设计 图310标准CMOS主从触发器电路图 第3章电路设计 3.JK触发器触发器常见的JK触发器包括主从JK触发器和边沿JK触发器。这里我们主要介绍主从JK触发器。主从JK触发器和主从RS触发器的区别在于当J=K=1时,触发器将翻转为与初始状态相反的状态,所以JK触发器不再存在输出状态不定的情况。主从JK触发器电路图如图311所示。图312为主从JK触发器的电压波形图(设初态为0)。第3章电路设计
15、图311主从JK触发器电路结构 第3章电路设计 图312主从JK触发器的电压波形图 第3章电路设计 4.T触发器与触发器与T触发器触发器把JK触发器的两个输入端连接在一起,就构成了另一种只有一个输入端的触发器,称为T触发器,其逻辑图如图313所示。采用与JK触发器同样的分析方法,可知这时的等效R、S输入信号为 nnTQRQTS,(37)因此,T触发器的状态方程为 1nnnnnQSRQTQTQTQ(38)T触发器的逻辑功能很简单,当T=0时,触发器的状态不变,而当T=1时,触发器的状态就翻转一次。T触发器的功能见表31。第3章电路设计 表表31T触发器功能表触发器功能表 TQn+101QnQn第
16、3章电路设计 5.各电路结构触发方式各电路结构触发方式触发器的电路结构不同,其触发翻转的过程和特点也各不相同。即不同电路结构的触发器各有自己独具特点的“触发方式”。触发器的触发方式分为三种:“电平触发”、“主从触发”、“边沿触发”。(1)“基本RS结构”的触发器是“电平触发”方式。触发过程:当输入信号R、S端的电平发生变化时,触发器“触发翻转”,置0或置1;当R、S信号电平保持不变时,触发器保持原态不变。第3章电路设计 特点:用R、S信号电平直接触发,即“电平触发”。触发器的状态随着R、S信号电平的变化而变化,易受干扰,抗干扰能力差。用R、S信号电平直接触发,不利于多个触发器协调地工作,使用不
17、方便。第3章电路设计(2)“同步RS结构”的触发器也是“电平触发”方式。触发过程:在时钟信号CP高电平(CP=1)期间,触发器接收输入信号电平,完成触发翻转;在CP=0期间,禁止输入信号进入触发器,触发器保持原态。特点:CP=1期间,输入信号电平直接触发,属于“电平触发”方式。用时钟信号CP来控制是否允许“触发”,可以协调多个触发器的动作步伐,实现“同步操作”。CP=0期间,禁止触发翻转,抗干扰能力高于“基本RS结构”。CP=1期间,输入信号的变化,会使触发器发生多次翻转,抗干扰能力有限。第3章电路设计(3)“主从结构”的触发器是“主从触发”方式。触发过程:在时钟信号CP=1期间,主触发器接收
18、输入信号,“更新状态”,从触发器状态保持不变;在时钟信号CP下降沿到来时,从触发器接收主触发器输出端信号,触发翻转。特点:触发翻转的过程分两步走:CP=1期间,“主变,从不变”;CP=0到来时刻,“从随主变”,是“主从触发”方式。触发器被触发的时刻是CP脉冲的下降沿,在每个CP周期,触发器状态只能变化一次,抗干扰能力优于“同步RS结构”。主触发器是一个同步RS结构的触发器,在CP=1的全部时间内,输入信号的变化会直接影响主触发器状态,可能引起“误触发”。第3章电路设计(4)“边沿结构”触发器的触发方式为“边沿触发”。触发过程:每当时钟信号CP的上升沿(或下降沿)到来瞬间,触发器接收输入信号,触
19、发翻转,实现其逻辑功能。在CP=0、CP=1期间,触发器状态均不变。特点:CP脉冲上升沿(或下降沿)时刻触发,是“脉冲沿触发”即边沿触发方式。每个CP周期触发器状变只能更新一次。触发器状态仅取决于CP脉冲沿到来前瞬间的输入信号,其余时间,输入信号的变化均被封锁,不会影响触发器状态,抗干扰能力最强。触发器电路的结构形式决定了触发器的触发方式,也就决定了触发器能否可靠地实现其逻辑功能。第3章电路设计 实践一触发器设计实例实践一触发器设计实例一、触发器的电路原理图一、触发器的电路原理图边沿D触发器电路原理图如图314所示。第3章电路设计 图314边沿D触发器电路原理图 第3章电路设计 二、瞬态仿真波
20、形图二、瞬态仿真波形图边沿D触发器瞬态仿真结果如图315所示。具体的仿真网表如下:/Libraryname:xdbasic/Cellname:inv/Viewname:schematicsubcktinvinoutvinvssparameterswplpmpwnlnmnM0(outinvinvin)pchw=wpl=lpm=mpM1(outinvssvss)nchw=wnl=lnm=mnendsinv/Endofsubcircuitdefinition.第3章电路设计 图315瞬态仿真结果第3章电路设计/Libraryname:xdbasic/Cellname:nand2/Viewname:s
21、chematicsubcktnand2aboutvinvssparameterswn2ln2mn2wn1ln1mn1wp2lp2mp2wp1lp1mp1M3(net6avssvss)nch w=wn2 l=ln2 m=mn2M1(outbnet6vss)nch w=wn1 l=ln1 m=mn1M2(outbvinvin)pch w=wp2 l=lp2 m=mp2M0(outavinvin)pch w=wp1 l=lp1 m=mp1endsnand2/End of subcircuit definition.第3章电路设计/Libraryname:3216/Cellname:sim_DFF/V
22、iewname:schematicV2(VCC0)vsourcetype=pwlwave=00.01u5V1(CLK0)vsourcetype=pulseval0=0val1=5period=6udelay=0rise=10nfall=10nwidth=3uV3(CLEAR0)vsourcetype=pulseval0=0val1=5period=38udelay=0rise=10n fall=10nwidth=36uV4(D0)vsourcetype=pulseval0=0val1=5period=4udelay=0rise=10nfall=10nwidth=2u V0(VSS0)vsour
23、cedc=0type=dcI7(CLKXCLKVCCVSS)invwp=1.5ulp=0.6ump=1wn=1uln=0.6umn=1第3章电路设计 I3(net70net76VCCVSS)invwp=1.5ulp=0.6ump=1wn=1uln=06umn=1I1(net84QVCCVSS)invwp=1.5ulp=0.6ump=1wn=1uln=0.6umn=1I2(CLEARQXQVCCVSS)nand2wn2=1uln2=0.6umn2=1wn1=1uln1=0.6umn1=1wp2=1.5ulp2=0.6ump2=1wp1=1.5ulp1=0.6ump1=1I0(CLEARnet88
24、net70VCCVSS)nand2wn2=1uln2=0.6umn2=1wn1=1uln1=0.6umn1=1wp2=1.5ulp2=0.6ump2=1wp1=1.5ulp1=0.6ump1=1M8(net88XCLKnet76VSS)nchw=1ul=600.0nm=1M6(net84CLKXQVSS)nchw=1ul=600.0nm=1M5(net70XCLKnet84VSS)nchw=1ul=600.0nm=1M1(DCLKnet88VSS)nchw=1ul=600.0nm=1M9(net88CLKnet76VCC)pchw=1.5ul=600.0nm=1M7(net84XCLKXQVC
25、C)pchw=1.5ul=600.0nm=1第3章电路设计 M4(net70CLKnet84VCC)pchw=1.5ul=600.0nm=1M0(DXCLKnet88VCC)pchw=1.5ul=600.0nm=1simulatorOptionsoptionsreltol=1e3vabstol=1e6iabstol=1e12temp=27tnom=27scalem=1.0scale=1.0gmin=1e12rforce=1maxnotes=5maxwarns=5digits=5cols=80pivrel=1e3ckptclock=1800sensfile=./psf/sens.outputch
26、ecklimitdest=psftrantranstop=50uwrite=spectre.icwritefinal=spectre.fcannotate=statusmaxiters=5finalTimeOPinfowhat=oppointwhere=rawfilemodelParameterinfowhat=modelswhere=rawfile 第3章电路设计 elementinfowhat=instwhere=rawfileoutputParameterinfowhat=outputwhere=rawfiledesignParamValsinfowhat=parameterswhere
27、=rawfileprimitivesinfowhat=primitiveswhere=rawfilesubcktsinfowhat=subcktswhere=rawfilesaveOptionsoptionssave=allpub 第3章电路设计 3.2比较器设计比较器设计 3.2.1比较器的原理比较器的原理比较器的基本功能是比较两个模拟电压(或电流)的相对大小,并给出逻辑判断。绝大多数比较器为差动电压比较器,电路符号如图316(a)所示。被比较的两个模拟电压加在它的两个输入端,由于其开环差动电压增益很大,因此输入端很小的差值电压就可以使它的输出达到饱和电压,并且差值电压的极性决定了输出是正向
28、饱和还是负向饱和。理想差动比较器的输出-输入关系如图316(b)所示。第3章电路设计 图316理想差动比较器的输出-输入关系(a)电路符号;(b)uo-ud的关系;(c)uo-uin+的关系 第3章电路设计 图317理想比较器的电路模型 第3章电路设计 比较器的传输曲线用数学函数表示如下:0,0,)(ininOLininOHininouuUuuUuuf(39)(310)这个模型在输出UOL和UOH之间的转换是理想的,即输入改变U,造成输出状态改变。而U趋于零,则意味着增益为无限大。实际应用中对比较器要求会更高,例如更大的电压增益、更大的输出电阻以及对输入噪音的隔离等,因此必须对简化的比较器加以
29、改进。改进后的比较器功能可概括为三级结构,其框图如图318所示。第3章电路设计 图318改进后的比较器功能框图 第3章电路设计 第一级:输入放大器。放大微小的输入信号,使比较器可作出判断。同时使比较器的输入与电压判断级(正反馈)的噪音隔离。第二级:电压判断(正反馈)。判断哪一个输入信号更大,给出判断结果信号。第三级:输出缓冲级。放大判断信息,将其转换为与逻辑电平兼容的电压信号并输出。第3章电路设计 3.2.2比较器的指标比较器的指标一个高性能的比较器必须具有高的增益、低的失调电压与高的转换速率。应用中对比较器的要求是:(1)要求能比较的电平值越低越好,也就是说,希望比较器能有较高的灵敏度。通常
30、把比较器能有效比较的最低电平值定义为灵敏度。例如:对于有1012位精度的A/D转换器的比较器,应能对1mV的电位差进行比较,即它的灵敏度为1mV。(2)要求能尽快地完成比较功能,也就是说,希望比较器能有较高的响应速度。一般讲,比较器的响应时间和它的转换速率及增益带宽有关,典型值为微秒(s)量级。(3)要求有良好的稳定性。(4)要求有良好的工艺兼容性。第3章电路设计 1.比较器的主要性能参数比较器的主要性能参数下面以同相比较器为例,说明实际比较器的特性。对于同相比较器,其输出的数学表达式为 IHinILininOLinILininH1ininOHinin,),(,)(1UuUuuUuUuuAUu
31、uUuufu(311)实际比较器电路的电压传输特性如图319所示。第3章电路设计 此模型与理想模型的差别在于增益,其表达式为 ILIHOLOHUUUUAu(312)式中,UIH和UIL分别代表输出刚刚达到UOH或UOL时所需要的输入电压差uin+-uin-的上下限。实际的比较器的性能主要用下列参数描述:第3章电路设计(1)分辨能力或精度。比较器的分辨能力定义为 uOLOHAUUU(313)式中,Au为比较器增益,即过渡曲线的斜率。比较器的输出电压必须快速变化以跟上输入电压的快速变化,所以比较器的电压传输特性必须有大的斜率,这样才能满足很小的输入差分电压就可使输出改变状态的要求。只有输出与输入同
32、时高速变化,才可实现精确的比较。输入端的电流也是影响比较器精度的一个因素。第3章电路设计(2)输入失调电压。如果将差分放大器的两个输入端连在一起,在输出端得到的电压就是输出失调电压。如果将这个电压除以放大器的差分电压增益,得到的失调电压就是输入失调电压。(3)输入共模范围。比较器的输入共模范围是指在这个范围内,比较器能连续分辨出的输入电压的差值。以上的参数说明了比较器的直流特性,考虑了增益、饱和幅值和失调电压这些参数。第3章电路设计(4)响应时间。响应时间参数是比较器的时域特性,输入激励和输出转换之间的延迟就是比较器的响应时间。比较器的输入响应时间关系如图320所示。比较器的响应时间表明了输入
33、达到阈值后,输出状态改变的快慢程度。这一特性限制了输入信号的最大变化速度,如果输入变化太快,例如在一个很短的间隔内变得比参考电压更正,输出将会来不及响应,输出不正确的值。这是限制A/D转换器转换速率的一个重要参数。第3章电路设计 比较器总的响应时间由信号通过比较器的传输延时tp和输出上升(下降)时间tr组成。比较器的传输延时tp通常定义为输入信号到达比较器至输出电压上升到最终值的10%时所需的时间。上升时间tr为输出电压从最终值的10%到最终值的90%时所需的时间。比较器的响应时间一般为几个毫秒甚至更少。响应时间可被过驱动输入电压改善,过驱动输入电压即大于阈值电压的输入电压。过驱动输入电压大,
34、则响应时间小,但它有一个上限,即当输入电压增大到某一值后,响应时间就不再变了。第3章电路设计 2.比较器设计中性能参数的折中比较器设计中性能参数的折中在设计中,以上所举的比较器参数大多会互相牵制,这将导致多维优化的问题,即模拟电路设计的八边形法则,如图321所示。第3章电路设计 图图321模拟电路设计的八边形法则模拟电路设计的八边形法则第3章电路设计 在比较器设计中一般要考虑如下的关系:(1)比较器的精度与其响应时间之间的折中。比较器的增益、带宽积是一个常数。如果要求比较器有短的响应时间,就必须有大的带宽。带宽增加使增益减小,增益的减小导致比较器呈现较宽的传输特性,这就要求更大的输入差分信号电
35、压才能使输出改变,因此降低了精确度。高精度和短响应时间不能同时得到。(2)上升时间与3dB频率。如前所述,比较器总的响应时间由信号通过比较器的传输延时和输出上升(下降)时间组成。响应时间可被过驱动输入电压改善,其中输出信号的上升时间tr直接与比较器的上3dB频率有关,即 第3章电路设计 dB3r35.0ft 由式(314)可知,要得到短的上升时间,比较器的上3dB点应尽可能地出现在高的频率上。比较器外加的补偿电路可以实现频率的提高。第3章电路设计(3)上升时间与带宽折中。上升时间随带宽的增加而增加是大多数比较器的典型特征。考虑到阶变电压的频率成分,这一特性很容易被解释。傅立叶分析显示了很多包含
36、在阶变电压中的高频成分。正是这些高频成分造成了阶变电压波形的陡度。如果通过一个低通放大器去处理高频成分,输出的陡度就会减小。换句话说,就是上升时间变长。第3章电路设计 3.2.3常见比较器的结构常见比较器的结构1.简单反相比较器简单反相比较器利用CMOS工艺可制作的最简单的一种比较器电路是反相比较器,其结构和直流传输曲线分别如图322、图323所示。其跳变电压UTRP为 2122|222T2SSDDBBDDTRPUULIKIUUU(315)第3章电路设计 21B1SS121()122DDSSBIASTUUWIKUUUL(316)由式(316)可知,此比较器的阈值跳变电压UTRP在UDD、USS
37、确定的情况下,由偏置电压UBIAS控制。第3章电路设计 图322 反相比较器结构第3章电路设计 图3-23 反相比较器的直流传输曲线第3章电路设计 2.差动比较器差动比较器差动放大器如果应用其非线性特性,实际上可以作为比较器,称为差动比较器。其结构如图324所示。差动放大器输出的最大、最小电压范围就是比较器的UOH和UOL。以镜像电流源为负载的差动放大器不需要外接元件,便可将双端输出的差动信号转换成单端输出。如果输入的差模电压uid的一半加于VM1管的栅源之间,另一半加于VM2管的栅源之间,且大小相等、方向相反,则id1增加,id2减小,或者id2增加而id1减小,而且增加量与减小量相等。设i
38、d1的变化量为i,由于VM3和VM4组成镜像电流源,id1的电流变化(即id3的电流变化)会引起id4有相同的电流变化,id2则向反方向变化i,而且iout=id4-id2,因此iout的变化量为2i。因此其输出相当于单端输出,大信号传输跨导gmd也为单端输出的跨导的2倍,即 第3章电路设计 2111SSidoutmdLWIKuig12SS1udmdLL1K I WAgRRL(317)(318)第3章电路设计 图324差动比较器结构第3章电路设计 3.两级比较器两级比较器以上分析了两种能完成比较器功能的电路,但用它们作比较器都不能令人完全满意。虽然它们单独使用的性能不好,但结合起来使用,可以得
39、到更好的性能。差动比较器能精确控制跳变电压,但由于增益比较小,输出的电压范围小,不能满足分辨率的要求。为加大增益,常用两级比较器,一级为反相比较器，一级为差动比较器。两者结合使用可使每个单独电路最有效的特性得以发挥。差分级增益低,反相级对它作了放大。以上两种电路结合成的两级比较器如图325所示。第3章电路设计 图325两级比较器 第3章电路设计 为了要在静态平衡输入下达到平衡条件,必须找出线路中各器件尺寸之间的关系式。此处所指的“平衡”,是指所有器件都工作在饱和区,以及所有的N沟器件都能吸收和它们配对的对应P沟器件发出的相同数量的电流 第3章电路设计 4.迟滞比较器迟滞比较器迟滞比较器的特点是
40、它具有两个跳变阈值。比较器输入电压变化方向不同,其跳变阈值也不同。特别是在输入通过阈值点后,输出改变,此时输入阈值随之降低。那么输入返回时必须超过起始的阈值,比较器输出才能再改变状态。具有迟滞特性的比较器的传输特性如图326所示。第3章电路设计 图326具有迟滞特性的比较器的传输特性 第3章电路设计 在任何时候,没有迟滞的比较器输入电压不论从哪个方向通过参考电压,输出电压都要改变输出状态。如果输入信号变化慢,输出变化也慢。但是当比较器用于驱动通常快速变化于逻辑电平之间的逻辑门时,将出现问题。如果输入信号在0和1电平之间保持的时间过长,逻辑门可能产生振荡,或者可能由于过大的电流而烧坏。另一个问题
41、是,输入信号的噪声成分会导致错误的输出转换。当输入电压超过(低于)参考电压,使输出改变后,输入中的闪烁噪声幅值可能使输入电压低于(超过)参考值而导致输出的错误转换。比较器实现迟滞的方法很多,它们都有不同形式的正反馈。典型的内部正反馈电路如图327所示。第3章电路设计 图327内部正反馈比较器 第3章电路设计 5.高速比较器高速比较器高速比较器应该尽可能地降低其传输延迟。为了达到这个目的,必须明确高速比较器的要求。将比较器分为数个级联电路最有助于理解,如图328所示,其中每级的增益都为A0,都有一个1/的单极点。如果输入的变化稍稍大于uin(最小),那么每级电路的功能是在尽可能小的时延下放大输入
42、信号。我们注意到,前几级信号的摆幅比较小。当信号的摆幅开始接近要求的范围时,放大器将受到摆率的限制。所以,对前几级电路而言,重要的参数是带宽,高带宽可以使放大信号的时延较小,并将放大的信号传至下一级。但是,对于后面几级电路,重要的是具有高摆率,这样才能使中间级电容和负载电容上的电压上升或下降得足够快。所以,在整个放大器的链路中,前几级电路的设计和后几级是不同的。第3章电路设计 图328级联比较器概念描述 第3章电路设计 实践二比较器的电路设计实践二比较器的电路设计由原理计算出来的电路参数只是估算值,一般都要调整,因此需要利用Cadence软件进行模拟。一方面,可以检验电路的功能是否正确;另一方
43、面,可以由模拟的结果反过来调整电路的参数,直到得到满意的性能指标为止。一、实际采用的两级开环比较器的电路原理图一、实际采用的两级开环比较器的电路原理图两级开环比较器的电路图如图329所示。第3章电路设计 图329两级开环比较器的电路图 第3章电路设计 二、仿真波形图二、仿真波形图两级开环比较器的瞬态仿真结果及幅频特性曲线分别如图330、图331所示。图330瞬态仿真结果 第3章电路设计 图331比较器幅频特性曲线 第3章电路设计 具体的瞬态仿真网表如下:/Libraryname:bianshudianlu/Cellname:comp_bianshu/Viewname:schematicV2(V
44、IN20)vsourcedc=2type=pwlwave=00.0200u2I0(net037OUTVCCGND)invwp=1.8ulp=0.6ump=1wn=1.2uln=1.2umn=1 I7(net076net037VCCGND)invwp=1.8ulp=0.6ump=1wn=1.2uln=1.2umn=1V1(VIN10)vsourcedc=1type=dcV4(GND0)vsourcedc=0type=dcV0(VCC0)vsourcedc=3type=dcV3(VCCIBIAS)isourcedc=10utype=dcM0(net29net29VCCVCC)pchw=12ul=2
45、um=1M1(net33net29VCCVCC)pchw=12ul=2um=1M2(net076net33VCCVCC)pchw=12ul=2um=1 第3章电路设计 M3(net29VIN1net32GND)nchw=8ul=2um=1M4(net33VIN2net32GND)nchw=8ul=2um=1M6(net32IBIASGNDGND)nchw=8ul=2um=2M7(net076IBIASGNDGND)nchw=8ul=2um=1M5(IBIASIBIASGNDGND)nchw=8ul=2um=1simulatorOptionsoptionsreltol=1e3vabstol=1e
46、6iabstol=1e12temp=27tnom=27scalem=1.0scale=1.0gmin=1e12rforce=1maxnotes=5maxwarns=5digits=5cols=80pivrel=1e3ckptclock=1800sensfile=./psf/sens.outputchecklimitdest=psftrantranstop=200uwrite=spectre.icwritefinal=spectre.fcannotate=statusmaxiters=5 第3章电路设计 finalTimeOPinfowhat=oppointwhere=rawfilemodelP
47、arameterinfowhat=modelswhere=rawfileelementinfowhat=instwhere=rawfileoutputParameterinfowhat=outputwhere=rawfiledesignParamValsinfowhat=parameterswhere=rawfileprimitivesinfowhat=primitiveswhere=rawfilesubcktsinfowhat=subcktswhere=rawfilesaveOptionsoptionssave=allpub 第3章电路设计 具体的交流仿真网表如下:/Libraryname:
48、bianshudianlu/Cellname:comp_bianshu/Viewname:schematicI0(net037OUTVCCGND)invwp=1.8ulp=0.6ump=1wn=1.2uln=1.2umn=1I7(net076net037VCCGND)invwp=1.8ulp=0.6ump=1wn=1.2uln=1.2umn=1V2(VIN20)vsourcedc=2mag=1type=dcV1(VIN10)vsourcedc=2type=dcV4(GND0)vsourcedc=0type=dcV0(VCC0)vsourcedc=3type=dcV3(VCCIBIAS)isou
49、rcedc=10utype=dcM0(net29net29VCCVCC)pchw=12ul=2um=1M1(net33net29VCCVCC)pchw=12ul=2um=1M2(net076net33VCCVCC)pchw=12ul=2um=1M3(net29VIN1net32GND)nchw=8ul=2um=1 第3章电路设计 M4(net33VIN2net32GND)nchw=8ul=2um=1M6(net32IBIASGNDGND)nchw=8ul=2um=2M7(net076IBIASGNDGND)nchw=8ul=2um=1M5(IBIASIBIASGNDGND)nchw=8ul=2
50、um=1simulatorOptionsoptionsreltol=1e3vabstol=1e6iabstol=1e12temp=27tnom=27scalem=1.0scale=1.0gmin=1e12rforce=1maxnotes=5maxwarns=5digits=5cols=80pivrel=1e3ckptclock=1800sensfile=./psf/sens.outputchecklimitdest=psfacacstart=1stop=100Mdec=20annotate=statusmodelParameterinfowhat=modelswhere=rawfile 第3章
