1、14.7 序列脉冲发生器序列脉冲发生器14.7.1 一般计数器译码器型序列脉冲发生器一般计数器译码器型序列脉冲发生器14.7.2 一般计数器译码器型序列脉冲发生器一般计数器译码器型序列脉冲发生器 存在的问题存在的问题14.7.3 解决竞争冒险干扰的途径解决竞争冒险干扰的途径14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 在数控装置和数字计算机中，往往需要机器按着人们在数控装置和数字计算机中，往往需要机器按着人们事先规定的顺序进行运算或操作，这就要求机器的控制部事先规定的顺序进行运算或操作，这就要求机器的控制部分不仅能正确地发出各种控制信号，而且要求这控制信号分不仅能正确地发
2、出各种控制信号，而且要求这控制信号在时间上有一定的先后顺序。比如在分时制多路通迅中，在时间上有一定的先后顺序。比如在分时制多路通迅中，需要把一个信道（传输信息的通道）按时间划分为多路，需要把一个信道（传输信息的通道）按时间划分为多路，使时钟脉冲按一定顺序加以分配，能完成这类任务的电路使时钟脉冲按一定顺序加以分配，能完成这类任务的电路就叫分配器，或者称为顺序脉冲发生器、节拍脉冲发生器，就叫分配器，或者称为顺序脉冲发生器、节拍脉冲发生器，有时也叫分相器。有时也叫分相器。14.7 序列脉冲发生器序列脉冲发生器 组成分配器的电路很多，有一般计数器和译码器组成组成分配器的电路很多，有一般计数器和译码器组
3、成的顺序脉冲发生器，也有由特殊形式计数器组成的分配器。的顺序脉冲发生器，也有由特殊形式计数器组成的分配器。分配器一般由计数器和译码器组成。分配器一般由计数器和译码器组成。14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 由计数器和译码器组由计数器和译码器组成的分配器如图所示。图成的分配器如图所示。图的下半部是一个两位二进的下半部是一个两位二进制异步计数器制异步计数器,图的上半部图的上半部是由四个与门组成的译码是由四个与门组成的译码器。异步计数器给出的四器。异步计数器给出的四个状态通过译码器译出，个状态通过译码器译出，各与门的输出即为分配器各与门的输出即为分配器四条输出线四条输
4、出线PO、P1、P2、和和P3。1K1JC1Q1K1JC1QCPP3P2P1P014.7.1 一般计数器译码器型序列脉冲发生器一般计数器译码器型序列脉冲发生器图图14.7.1 一般计数器译码器型发生器一般计数器译码器型发生器 14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 在时钟脉冲作用下在时钟脉冲作用下PO、P1、P2、和、和P3将依次给出一串将依次给出一串脉冲，每串脉冲的周期为脉冲，每串脉冲的周期为4TCP，P3、P2、P1、P0的输出依次的输出依次比前一级输出滞后一个比前一级输出滞后一个TCP，TCP为时钟脉冲周期。为时钟脉冲周期。CP1Q2QP0P1P2P314章章
5、 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 在计算机与数字控制系统中，可以用这些分配输出在计算机与数字控制系统中，可以用这些分配输出作为控制脉冲去依次打开某些控制门，或按顺序去操作作为控制脉冲去依次打开某些控制门，或按顺序去操作某些执行机构的动作。而控制执行机构操作时间的长短某些执行机构的动作。而控制执行机构操作时间的长短则由驱动计数器的则由驱动计数器的CP脉冲的周期来决定。脉冲的周期来决定。分配器输出的各脉冲串的周期决定于计数器的进制。分配器输出的各脉冲串的周期决定于计数器的进制。输出脉冲串的周期，也常用节拍数表示。如前面讲过的输出脉冲串的周期，也常用节拍数表示。如前面讲过的
6、分配器输出脉冲串的周期为分配器输出脉冲串的周期为4TCP，那么这个分配器输出，那么这个分配器输出为四个节拍，可采用两位二进制计数器来实现。如节拍为四个节拍，可采用两位二进制计数器来实现。如节拍数为十的分配器，它的计数器可采用十进制计数器来实数为十的分配器，它的计数器可采用十进制计数器来实现等等。现等等。14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 分配器作为控制系统中协调电路各部分动作的部件，就分配器作为控制系统中协调电路各部分动作的部件，就要求各输出线给出的节拍脉冲要准确、可靠。如果一般计数要求各输出线给出的节拍脉冲要准确、可靠。如果一般计数器译码器型分配器中的计数器是
7、异步式的，在时钟脉冲器译码器型分配器中的计数器是异步式的，在时钟脉冲CP作作用时，各个触发器不是同时翻转，而是有先有后。另外，在用时，各个触发器不是同时翻转，而是有先有后。另外，在每次状态变化时，可能有两个或两个以上的触发器向相反方每次状态变化时，可能有两个或两个以上的触发器向相反方向翻转。向翻转。14.7.2 一般计数器译码器型序列脉冲发生器一般计数器译码器型序列脉冲发生器 存在的问题存在的问题 定义在一个逻辑门的输入端，如果两个输入信号同时向定义在一个逻辑门的输入端，如果两个输入信号同时向相反方向变化，就称这两个信号存在竞争。如果两个竞争信相反方向变化，就称这两个信号存在竞争。如果两个竞争
8、信号由于电路存在延迟或传输路径不同而出现时间差，就有可号由于电路存在延迟或传输路径不同而出现时间差，就有可能在逻辑门的输出端呈现干扰尖峰，这个干扰尖峰是由于竞能在逻辑门的输出端呈现干扰尖峰，这个干扰尖峰是由于竞争产生的称为争产生的称为竞争冒险竞争冒险。出现竞争冒险的条件是在逻辑门的输入端存在出现竞争冒险的条件是在逻辑门的输入端存在竞争竞争，且，且两竞争信号存在两竞争信号存在时间差时间差。14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03CP1Q2QP0P1P2P3图图14.7.3 出现尖峰干扰的分配器出现尖峰干扰的分配器 14章章 触发器和时触发器和时序逻辑电路序逻辑电路 20
9、10.03 当当Q1由由“1”“0”，由于延迟，由于延迟Q2还保持还保持“0”，那么就出现了一个崭短的那么就出现了一个崭短的Q2Q1=00的情况。的情况。Q2经延迟经延迟后才由后才由“0”“1”，因而在相应的输出线，因而在相应的输出线P0上出现冒上出现冒险尖峰，如波形图所示。险尖峰，如波形图所示。CP1Q2QP0P1P2P314章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 显然图中的干扰波形是理想化了，也画成方波，显然图中的干扰波形是理想化了，也画成方波，实际的波形有时只是一个尖峰，有时幅度也达不到额实际的波形有时只是一个尖峰，有时幅度也达不到额定的高电平的数值。定的高电平的
10、数值。CP1Q2QP0P1P2P3 从波形图可以看出，由于触发器翻转存在着延迟，从波形图可以看出，由于触发器翻转存在着延迟，只要输出线的译码门的输入信号存在竞争，也就是二个只要输出线的译码门的输入信号存在竞争，也就是二个触发器的触发器的Q信号存在竞争，就会有竞争冒险存在。竞争信号存在竞争，就会有竞争冒险存在。竞争冒险干扰的存在，特别是当这种干扰幅度较大时，若不冒险干扰的存在，特别是当这种干扰幅度较大时，若不加抑制或消除，就成为假信号，造成整机误动作。加抑制或消除，就成为假信号，造成整机误动作。14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 解决尖峰干扰的办法，一是减小尖峰幅
11、值，一是消解决尖峰干扰的办法，一是减小尖峰幅值，一是消除尖峰干扰。减小尖峰的幅值通常在译码器的输出端加除尖峰干扰。减小尖峰的幅值通常在译码器的输出端加电容器吸收干扰信号，方法简单，但它使正常的输出波电容器吸收干扰信号，方法简单，但它使正常的输出波形变坏。另外将串行（异步）计数器改为同步计数器，形变坏。另外将串行（异步）计数器改为同步计数器，由于延迟时间的减小，也会减小这种干扰。但由于触发由于延迟时间的减小，也会减小这种干扰。但由于触发器的延迟不可能完全一样，而且每个触发器的负载大小器的延迟不可能完全一样，而且每个触发器的负载大小和布线情况也不相同，因此同步计数器各触发器不可能和布线情况也不相同
12、，因此同步计数器各触发器不可能绝对同时翻转，这样就不可能彻底消除竞争冒险现象。绝对同时翻转，这样就不可能彻底消除竞争冒险现象。所以上述两种办法，只能起到抑制作用。所以上述两种办法，只能起到抑制作用。14.7.3 解决竞争冒险干扰的途径解决竞争冒险干扰的途径14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 从根本上解决尖峰干扰的问题，就应当消除产生竞从根本上解决尖峰干扰的问题，就应当消除产生竞争冒险的根源。由上面分析看出，干扰尖峰的产生是由争冒险的根源。由上面分析看出，干扰尖峰的产生是由于编码状态转换时，触发器的输出在存在竞争，从而使于编码状态转换时，触发器的输出在存在竞争，从
13、而使译码器输出产生尖峰干扰。所以可以在计数器的状态编译码器输出产生尖峰干扰。所以可以在计数器的状态编码上想办法，如果计数器在改变计数状态时，只有一个码上想办法，如果计数器在改变计数状态时，只有一个触发器翻转，也就是说触发器翻转，也就是说计数器的编码是邻接的计数器的编码是邻接的，就不会，就不会存在竞争，也就不会出现干扰尖峰（竞争冒险）。存在竞争，也就不会出现干扰尖峰（竞争冒险）。14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 第二种办法是不用译码器，使计数器的触发器第二种办法是不用译码器，使计数器的触发器Q端输出序列正好符合所需要的序列。这样就需要端输出序列正好符合所需要的序
14、列。这样就需要把输把输出序列作为计数器的编码来进行计数器的设计出序列作为计数器的编码来进行计数器的设计。如果。如果这一输出序列的编码有重复的状态，就需要增加触发这一输出序列的编码有重复的状态，就需要增加触发器作附加位，以区分重复的状态。如果重复的状态只器作附加位，以区分重复的状态。如果重复的状态只有两个，增加一个触发器即可，如重复的状态有四个有两个，增加一个触发器即可，如重复的状态有四个就需要增加两个触发器。增加附加位后计数器的设计就需要增加两个触发器。增加附加位后计数器的设计就可按常规进行了。就可按常规进行了。14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.0310.3 SSI
15、C同步时序数字电路的设计同步时序数字电路的设计 14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 同步时序数字电路的设计过程基本上与时序数同步时序数字电路的设计过程基本上与时序数字电路的分析过程相反。先给出一个设计的逻辑要求，字电路的分析过程相反。先给出一个设计的逻辑要求，根据这个要求确定电路的状态转换表，根据状态转换根据这个要求确定电路的状态转换表，根据状态转换表即可确定驱动方程，根据驱动方程即可画出所设计表即可确定驱动方程，根据驱动方程即可画出所设计的时序数字电路的逻辑图。下面以的时序数字电路的逻辑图。下面以BCD8421码同步计码同步计数器为例什么同步时序数字电路的的设
16、计步骤。数器为例什么同步时序数字电路的的设计步骤。确定触发器的级数和类型确定触发器的级数和类型 确定状态转换表和状态转换条件表确定状态转换表和状态转换条件表 确定数据端的驱动方程式确定数据端的驱动方程式 画出逻辑图画出逻辑图 校验校验 14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.0310.3.1.1 确定触发器的级数和类型确定触发器的级数和类型 如果用如果用n表示触发器的级数，则该时序数字电路的状态表示触发器的级数，则该时序数字电路的状态数最多为数最多为N=2n，则相当二进制计数器；若，则相当二进制计数器；若 2n-1N2n则必须舍去多余的状态。例如则必须舍去多余的状态。例如
17、N=10，应，应n=4，24=16N=1016-10=6，多余的六个状态应舍去。，多余的六个状态应舍去。所以设计所以设计BCD8421码计数器应采用四级触发器，且舍去码计数器应采用四级触发器，且舍去最后的六个状态。对于同步计数器来说，最后的六个状态。对于同步计数器来说，N不管等于几，其不管等于几，其分析方法和设计原则都是一致的。分析方法和设计原则都是一致的。10.3.1 设计设计BCD8421码同步计数器码同步计数器 产品一般只提供产品一般只提供JK触发器触发器和和D触发器触发器，由于，由于JK触发器触发器的逻辑功能最齐全，设计结果往往比较简单，所以经常用的逻辑功能最齐全，设计结果往往比较简单
18、，所以经常用JK触发器，但在大规模集成电路中则经常采用触发器，但在大规模集成电路中则经常采用D触发器。触发器。14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.0310.3.1.2 确定状态转换表和状态转换条件表确定状态转换表和状态转换条件表 将将BCD8421BCD8421码列于状态转换真值表中左侧，并根码列于状态转换真值表中左侧，并根据原状态确定新状态，据原状态确定新状态，新状态新状态实际上是把原态的第实际上是把原态的第一行，即初始状态一行，即初始状态00000000拿到下面放在最后一行，拿到下面放在最后一行，其余状态依前向上串一行而得到的。或者说状态序其余状态依前向上串一行而
19、得到的。或者说状态序0 0转换到态序转换到态序1 1，态序，态序1 1就是态序就是态序0 0的新状态；态序的新状态；态序1 1转转化到态序化到态序2 2，态序，态序2 2就是态序就是态序1 1的新状态，的新状态，直至，直至态序态序9 9转换到态序转换到态序0 0，从面完成一个循环。，从面完成一个循环。有了原状态与新状态的对应关系，就不难通过有了原状态与新状态的对应关系，就不难通过被选用被选用触发器的派生表触发器的派生表得出数据输入端的得出数据输入端的“0 0”、“1 1”值。表的右侧就是按值。表的右侧就是按JKJK触发器做出的状态转换触发器做出的状态转换表。表。0 0 0 010 1 1 0
20、0 0 0 0 01 0 0 19 0 0 0 11 0 0 11 0 0 08 1 1 1 1 1 0 0 00 1 1 17 0 0 0 10 1 1 10 1 1 06 0 1 0 1 0 1 1 00 1 0 15 0 0 0 10 1 0 10 1 0 04 1 1 0 1 0 1 0 00 0 1 13 0 0 0 10 0 1 10 0 1 02 1 0 0 1 0 0 1 00 0 0 11 0 0 0 10 0 0 10 0 0 00KDKCKBKAJDJCJBJA新状态原状态QDQCQBQA态序QCQDQB QA000 000 000 011 1n+QnQnKnJ01000
21、1110110 14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.0310.3.1.3 确定数据端的驱动方程式确定数据端的驱动方程式 用卡诺图即可求出驱动方程式，以用卡诺图即可求出驱动方程式，以D、C、B、A作为逻辑变量，将相应的作为逻辑变量，将相应的J列和列和K列的列的“”、“”值移入对应的最小项的格子中即可作出卡诺图，舍去的六值移入对应的最小项的格子中即可作出卡诺图，舍去的六项可按约束项处理，结果如下：项可按约束项处理，结果如下：0 0 0 0 0 0 0 01010 1 1 1 1 0 0 0 0 0 0 0 00 0 0 01 0 0 1 0 0 1 19 9 0 0 0
22、0 0 0 1 11 0 0 11 0 0 11 0 0 1 0 0 0 08 8 1 1 1 1 1 1 1 1 1 0 0 01 0 0 00 1 1 0 1 1 1 17 7 0 0 0 0 0 0 1 10 1 1 10 1 1 10 1 1 0 1 1 0 06 6 0 0 1 1 0 0 1 1 0 1 1 00 1 1 00 1 0 0 1 0 1 15 5 0 0 0 0 0 0 1 10 1 0 10 1 0 10 1 0 0 1 0 0 04 4 1 1 1 1 0 1 0 1 0 1 0 00 1 0 00 0 1 0 0 1 1 13 3 0 0 0 0 0 0 1 1
23、0 0 1 10 0 1 10 0 1 0 0 1 0 02 2 1 1 0 0 1 0 0 1 0 0 1 00 0 1 00 0 0 0 0 0 1 11 1 0 0 0 0 0 0 1 10 0 0 10 0 0 10 0 0 0 0 0 0 00 0 K KD D K KC C K KB B K KA A J JD D J JC C J JB B J JA A 新状态新状态Q QD DQ QC CQ QB BQ QA A原状态原状态Q QD D Q QC C Q QB B Q QA A态态序序1111110110100111111011010010110100ABQQCDQQA1JA1
24、K11101101000111011010000000DABQQJABQK14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 用卡诺图即可求出驱动方程式，以用卡诺图即可求出驱动方程式，以D、C、B、A作为逻辑变量，将相应的作为逻辑变量，将相应的J列和列和K列的列的“”、“”值移入对应的最小项的格子中即可作出卡诺图，舍去的值移入对应的最小项的格子中即可作出卡诺图，舍去的六项可按约束项处理，结果如下：六项可按约束项处理，结果如下：0 0 0 0 0 0 0 01010 1 1 1 1 0 0 0 0 0 0 0 00 0 0 01 0 0 1 0 0 1 19 9 0 0 0 0
25、0 0 1 11 0 0 11 0 0 11 0 0 1 0 0 0 08 8 1 1 1 1 1 1 1 1 1 0 0 01 0 0 00 1 1 0 1 1 1 17 7 0 0 0 0 0 0 1 10 1 1 10 1 1 10 1 1 0 1 1 0 06 6 0 0 1 1 0 0 1 1 0 1 1 00 1 1 00 1 0 0 1 0 1 15 5 0 0 0 0 0 0 1 10 1 0 10 1 0 10 1 0 0 1 0 0 04 4 1 1 1 1 0 1 0 1 0 1 0 00 1 0 00 0 1 0 0 1 1 13 3 0 0 0 0 0 0 1 10
26、0 1 10 0 1 10 0 1 0 0 1 0 02 2 1 1 0 0 1 0 0 1 0 0 1 00 0 1 00 0 0 0 0 0 1 11 1 0 0 0 0 0 0 1 10 0 0 10 0 0 10 0 0 0 0 0 0 00 0 K KD D K KC C K KB B K KA A J JD D J JC C J JB B J JA A 新状态新状态Q QD DQ QC CQ QB BQ QA A原状态原状态Q QD D Q QC C Q QB B Q QA A态态序序11011010011011010010110100ABQQCDQQ00000000BACQQJB
27、ACQQK14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 用卡诺图即可求出驱动方程式，以用卡诺图即可求出驱动方程式，以D、C、B、A作为逻辑变量，将相应的作为逻辑变量，将相应的J列和列和K列的列的“”、“”值移入对应的最小项的格子中即可作出卡诺图，舍去的值移入对应的最小项的格子中即可作出卡诺图，舍去的六项可按约束项处理，结果如下：六项可按约束项处理，结果如下：0 0 0 0 0 0 0 01010 1 1 1 1 0 0 0 0 0 0 0 00 0 0 01 0 0 1 0 0 1 19 9 0 0 0 0 0 0 1 11 0 0 11 0 0 11 0 0 1 0 0
28、 0 08 8 1 1 1 1 1 1 1 1 1 0 0 01 0 0 00 1 1 0 1 1 1 17 7 0 0 0 0 0 0 1 10 1 1 10 1 1 10 1 1 0 1 1 0 06 6 0 0 1 1 0 0 1 1 0 1 1 00 1 1 00 1 0 0 1 0 1 15 5 0 0 0 0 0 0 1 10 1 0 10 1 0 10 1 0 0 1 0 0 04 4 1 1 1 1 0 1 0 1 0 1 0 00 1 0 00 0 1 0 0 1 1 13 3 0 0 0 0 0 0 1 10 0 1 10 0 1 10 0 1 0 0 1 0 02 2 1
29、 1 0 0 1 0 0 1 0 0 1 00 0 1 00 0 0 0 0 0 1 11 1 0 0 0 0 0 0 1 10 0 0 10 0 0 10 0 0 0 0 0 0 00 0 K KD D K KC C K KB B K KA A J JD D J JC C J JB B J JA A 新状态新状态Q QD DQ QC CQ QB BQ QA A原状态原状态Q QD D Q QC C Q QB B Q QA A态态序序11011010011011010000000000CBADQQQJADQK14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.0314章章 触发器和时
30、触发器和时序逻辑电路序逻辑电路 2010.0310.3.1.4 画出逻辑图画出逻辑图 BCD8421码同步加法计数器逻辑图码同步加法计数器逻辑图14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.0310.3.1.5 校验校验 按分析计数器逻辑功能的方法和步骤进行。按分析计数器逻辑功能的方法和步骤进行。14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 14.1 概述概述 第第14章章 触发器和时序逻辑电路触发器和时序逻辑电路14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 本章典型的时序逻辑电路，如触发器、寄存器、分配器、本章典型的时序逻辑电路，如
31、触发器、寄存器、分配器、计数器等，触发器是构成其他时序逻辑电路最基础的电路器件。计数器等，触发器是构成其他时序逻辑电路最基础的电路器件。什么是时序逻辑电路呢？若在一个逻辑电路中，现在的输什么是时序逻辑电路呢？若在一个逻辑电路中，现在的输出不仅仅取决于现在的输入，而且也取决于过去的输入，这样出不仅仅取决于现在的输入，而且也取决于过去的输入，这样的逻辑电路就称为时序逻辑电路。的逻辑电路就称为时序逻辑电路。14.1 概述概述 根据定义，时序逻辑电路必须有记住电路过去状态的本根据定义，时序逻辑电路必须有记住电路过去状态的本领，因为电路过去的输入就决定了电路过去的状态，所以必领，因为电路过去的输入就决定
32、了电路过去的状态，所以必须有存储电路。须有存储电路。时序逻辑电路由时序逻辑电路由组合逻辑电路和存储电路两部分组合逻辑电路和存储电路两部分组成，组成，存储电路一般由触发器组成。存储电路一般由触发器组成。时序逻辑电路的方框图见图14.0.1。图14.1.1中的Xn为外部输入信号，Pm为输出信号，Wk、Yk为内部传输信号，W也称为状态控制函数，Y也称为状态变量。时序逻辑电路输出逻辑函数的一般表达式为14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.0314章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.0314章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.0314章
33、章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 触发器是时序数字电路的重要组成部分。触发器是由逻触发器是时序数字电路的重要组成部分。触发器是由逻辑门加反馈线构成的，具有存储数据、记忆信息等多种功能辑门加反馈线构成的，具有存储数据、记忆信息等多种功能（用触发器的（用触发器的“0”“0”状态和状态和“1”“1”状态体现）。状态体现）。时序数字电路某一个时刻的输出，不时序数字电路某一个时刻的输出，不仅仅由该时刻的输入所确定，而且和仅仅由该时刻的输入所确定，而且和电路过去的输入有关。或者说，某一电路过去的输入有关。或者说，某一个时刻它的输出不仅仅与该时刻的输个时刻它的输出不仅仅与该时刻的
34、输入有关，而且和电路的状态有关。入有关，而且和电路的状态有关。触发器的记忆功能可以这样来理触发器的记忆功能可以这样来理解，触发器可记住解，触发器可记住“0”状态或状态或“1”状态。状态。而不象组合数字电路，当前的输出仅而不象组合数字电路，当前的输出仅仅由该时刻的输入确定，作为时序数仅由该时刻的输入确定，作为时序数字电路的触发器，输入改变，输出不字电路的触发器，输入改变，输出不一定就改变，还与电路的原状态有关。一定就改变，还与电路的原状态有关。9.1 触发器概述触发器概述14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03晶体管性质分晶体管性质分(1)BJT（Bipoar Junc
35、tion Transistor)集成集成 电路触发器；电路触发器；(2)MOS型集成电路触发器。型集成电路触发器。9.1.1 触发器的分类触发器的分类工作方式分：异步工作方式，无时钟，基本工作方式分：异步工作方式，无时钟，基本RS触发器；触发器；同步工作方式，有时钟，时钟触发器。同步工作方式，有时钟，时钟触发器。结构方式分（仅限时钟触发器）结构方式分（仅限时钟触发器）维持阻塞触发器、维持阻塞触发器、边沿触发器边沿触发器 主从触发器。主从触发器。逻辑功能分逻辑功能分RS触发器、触发器、JK触发器、触发器、D触发器、触发器、T触发器、触发器、T 触发器。触发器。14章章 触发器和时触发器和时序逻辑
36、电路序逻辑电路 2010.03 触发器按工作方式分基本触发器按工作方式分基本RS触发器和时钟触发器。触发器和时钟触发器。基本基本RS触发器具有置触发器具有置“0”、置、置“1”的功能的功能。9.1.2 触发器的逻辑功能触发器的逻辑功能 触发器的置触发器的置“0”功能就是在时钟作用下使触发器成功能就是在时钟作用下使触发器成为为“0”状态；置状态；置“1”功能就是在时钟作用下使触发器成功能就是在时钟作用下使触发器成为为“1”状态；保持就是触发器在时钟作用下，不改变状状态；保持就是触发器在时钟作用下，不改变状态；计数功能就是触发器每来一个时钟信号，触发器就改态；计数功能就是触发器每来一个时钟信号，触
37、发器就改变一次状态，即每来一次时钟触发器的状态翻转一次。变一次状态，即每来一次时钟触发器的状态翻转一次。14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03 RS触发器具有保持、置触发器具有保持、置“0”、置、置“1”功能；功能；JK触发器具有保持、置触发器具有保持、置“0”、置、置“1”、计数功能、计数功能；D触发器具有置触发器具有置“0”、置、置“1”功能；功能；T 触发器具有保持、计数功能；触发器具有保持、计数功能；T 触发器仅具有计数功能。触发器仅具有计数功能。时钟触发器有时钟触发器有RS触发器、触发器、JK触发器、触发器、D触发器、触发器、T触发器、触发器、T 触发器五种。时钟触发器的逻辑功能有四种：触发器五种。时钟触发器的逻辑功能有四种：置置“0”、置、置“1”、保持和计数功能、保持和计数功能。14章章 触发器和时触发器和时序逻辑电路序逻辑电路 2010.03
