1、2.1 基本逻辑门电路基本逻辑门电路2.2 TTL数字集成逻辑门电路数字集成逻辑门电路2.3 ECL逻辑门电路逻辑门电路2.4 MOS逻辑门电路逻辑门电路2.5 数字集成电路使用中应注意的问题数字集成电路使用中应注意的问题下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录100VUCC高电平高电平低电平低电平下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录阴极阴极阳极阳极(d )符号符号DNP阳极阳极阴极阴极下一页下一页上一页上一页章目录章目录NP+-0.7VNP+-下一页下一页上一页上一页章目录章目录反向特性反
2、向特性UIPN+PN+下一页下一页上一页上一页章目录章目录0V0V0V0V0V3V+U 12VRDADCABYDBC3V3V3V0.7V00000010101011001000011001001111ABYC0.7V3.7V下一页下一页上一页上一页章目录章目录逻辑逻辑即：有即：有“0”出出“0”，全全“1”出出“1”Y=A B C&ABYC00000010101011001000011001001111ABYC下一页下一页上一页上一页章目录章目录0V0V0V0V0V3V3V3V3V-0.7V00000011101111011001011101011111ABYC2.3V2.3V-5VRDADC
3、ABYDBC输入输入A、B、C全为低电平全为低电平“0”，输出输出 Y 为为“0”。输入输入A、B、C有一个为有一个为“1”，输出输出 Y 为为“1”。下一页下一页上一页上一页章目录章目录2.逻辑关系逻辑关系：逻辑逻辑即：有即：有“1”出出“1”，全全“0”出出“0”Y=A+B+CABYC 100000011101111011001011101011111ABYC下一页下一页上一页上一页章目录章目录NNPBECBECIBIEICBECIBIEIC下一页下一页上一页上一页章目录章目录0.7VICIB，且，且IEICIB。0.7VICIB，0.3V且且IEICIB。0.5V0ICE0BECIBIE
4、ICPN+下一页下一页上一页上一页章目录章目录BECIBIEICBECIBIEIC截止UBE0，IB0ICIEICEO0UBE0，IB0ICIEICEO0放大UBE0.7V，UCE1VUBEICIB，且，且IEICIBUBE0.7V，UCE1VUBEICIB，且，且IEICIB饱和UBE0.7V，UCE0.3VUBEICIBUBE0.7V，UCE0.3VUBEICIB下一页下一页上一页上一页章目录章目录+UCC-UBBARKRBRCYT 1 0饱和饱和逻辑表达式：逻辑表达式：Y=A“0”10“1”“0”“1”AY逻辑符号逻辑符号1AY下一页下一页上一页上一页章目录章目录有有“0”出出“1”，全
5、，全“1”出出“0”&ABCY&ABC00010011101111011001011101011110ABYCY=A B C1Y下一页下一页上一页上一页章目录章目录R1DR2F+12V+2V三极管非门三极管非门D1D2AB+12V二极管与门二极管与门BAF 逻辑式：逻辑式：&ABF逻辑符号：逻辑符号：下一页下一页上一页上一页章目录章目录有有“1”出出“0”，全，全“0”出出“1”1Y00010010101011001000011001001110ABYCABC 1YABC 1Y=A+B+C下一页下一页上一页上一页章目录章目录异或逻辑真值表异或逻辑真值表BABABAF 输入相同，输出为输入相同，
6、输出为0 0；输入不同，输出为输入不同，输出为1 1=1AFB下一页下一页上一页上一页章目录章目录ABY1有有“0”出出“0”，全全“1”出出“1”有有“1”出出“1”，全全“0”出出“0”&ABY1 1ABY2Y2下一页下一页上一页上一页章目录章目录1.1.体积大、工作不可靠。体积大、工作不可靠。2.2.需要不同电源。需要不同电源。3.3.各种门的输入、输出电平不匹配。各种门的输入、输出电平不匹配。分立元件门电路的缺点：分立元件门电路的缺点：采用类似的方法还可以构成采用类似的方法还可以构成或非门或非门、异或门等。、异或门等。数字集成电路：数字集成电路：在一块半导体基片上制作出一个完整在一块半
7、导体基片上制作出一个完整的逻辑电路所需要的全部元件和连线。使用时接：的逻辑电路所需要的全部元件和连线。使用时接：电源、输入和输出。数字集成电路具有体积小、电源、输入和输出。数字集成电路具有体积小、可靠性高、速度快、而且价格便宜的特点。可靠性高、速度快、而且价格便宜的特点。下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录BAbc下一页下一页上一页上一页章目录章目录V0 5-0.7-0.7 =3.6V输入有低输入有低“0”输出输出为高为高“1”下一页下一页上一页上一页章目录章目录ABF 输入全高输入全高“1”,输出为输出为低低“0”“0”(0.3V)下一页下一页上一页上一页
8、章目录章目录下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录ABVONDE01231234 vI 允许叠加干扰允许叠加干扰VNLVOFF下一页下一页上一页上一页章目录章目录G1G2下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录16116 ILOL1iiN1004.04.0 IHOH2IiN下一页下一页上一页上一页章目录章目录50%50%tPHLtPLH2 2p pd dPLHPHLttt 输入波形输入波
9、形ui输出波形输出波形uO下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录F+5V T5AB R2R2R1T2 T1RLVCC&YBA下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录CDABCDABYYY21下一页下一页上一页上一页章目录章目录Y&CBAKA+24VKA220下一页下一页上一页上一页章目录章目录IHOHOHCCL(max)VVRmInI 下一页下一页上一页上一页章目录章目录IHOHOH(min)CC)max(MINIVVRC下一页下一页上一页上一页章目录章目录ILLMOLCCL(min)VVIm
10、IR 下一页下一页上一页上一页章目录章目录ILOL(max)OL(max)CCC(min)VVMIIR下一页下一页上一页上一页章目录章目录截止截止T2T4下一页下一页上一页上一页章目录章目录1V1VT2T4导通导通下一页下一页上一页上一页章目录章目录控制端高电平有效的三态门控制端高电平有效的三态门控制端低电平有效的三态门控制端低电平有效的三态门用用“”表示输出表示输出为三态。为三态。下一页下一页上一页上一页章目录章目录A1 B1“1”“0”“0”下一页下一页上一页上一页章目录章目录0D1D下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目
11、录=VE-(-VEE)/Re 10mA下一页下一页上一页上一页章目录章目录=VE-(-VEE)/Re 10.6mA下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录gm2gm1T2的导通电阻的导通电阻 T1的导通电阻的导通电阻“1”“0”“0”“1”截止截止即：即：T2的导通管压降的导通管压降 T1的导通管压降的导通管压降+UDDAYT2T1始终导通始终导通 YA下一页下一页上一页上一页章目录章目录“1”“0”有有“0”全全“1”有有“1”“0”全全“0”“1”Y=A BY=A+B+UDDBYT2T1AT3Y+UDDT1AT2BT3下一页下一页上一页上一页章目录章目录下一
12、页下一页上一页上一页章目录章目录ABT3T1T4T2+UDDYT1 与与 T3并联，并联，T2 与与 T4 串联；串联；当当 A、B 都是高电平都是高电平时时,T2与与 T4 同时导通，同时导通，T1 与与 T3 同时截止；输出同时截止；输出 Y 为低电平。为低电平。当当 A、B 中有一个是低中有一个是低电平时，电平时，T2 与与 T4 中有一个中有一个截止，截止，T1 与与 T3中有一个导中有一个导通，输出通，输出 Y 为高电平。为高电平。0BAY1下一页下一页上一页上一页章目录章目录 当当 A、B 中有一个是中有一个是高电平时，高电平时，T2 与与 T4 中有中有一个导通，一个导通，T1
13、与与 T3 中有中有一个截止，输出一个截止，输出 Y 为低为低电平。电平。当当A、B都是低电平时，都是低电平时，T2 与与 T4 同时截止，同时截止，T1 与与 T3 同时导通；输出同时导通；输出 Y 为高为高电平。电平。BT1T3T2T4AY+UDDBAY 01下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录(a)接电源接电源;(b)通过通过R接电源接电源;（c）与使用输入端并联与使用输入端并联下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录下一页下一页上一页上一页章目录章目录例例1：指出下列：指出下列TTL门电路的输出状态门电路的输出状态下一页下一页上一页上一页章目录章目录例例2：指出下列：指出下列CMOS门电路的输出状态门电路的输出状态下一页下一页上一页上一页章目录章目录
