1、MIPS处理器设计队员：葛胡军，柏蓉，袁福焱，江焰丰指导老师：钟将，刘铎基本结构 Datapath，Controller分离 哈佛结构，软核预留指令、数据RAM接口 MIPS经典结构增量实现五级流水来自数字逻辑课的单一器件器件+连线单周期单周期+触发器五级流水流水线冒险数据冒险：数据前推 LW：流水线暂停+数据前推控制冒险：译码阶段条件判断+延迟槽Harzard模块处理所有冒险异常处理精确异常：发生阶段标记，MEM阶段处理标记处理：Exception模块译码异常类型仲裁和转AXI接口仲裁：由于只有一个ram，同时读写时需要控制读写顺序AXI接口：Sram-类Sram-AXI写回CACHE和TL
2、BAXI固定延时，访存性能低参赛指南中的建议：Cache：功能全面，但实现偏复杂缓存：简单但有效预取：简单算法就很有效CACHE设计I-CACHE直接映射，替换策略简单总容量8KB块大小1wordCACHE设计D-CACHE直接映射，替换策略简单总容量8KB块大小1word写回，写分配D-CACHE写回状态机TLB设计32项页大小为4KB的TLB模块实现了三条TLB指令，TLBP,TLBR,TLBWICP0中增加了五个寄存器增加了三种TLB异常通过了国科大有关TLB的十条测试最终SOC最终我们实现了一个带有TLB，I-CACHE，D-CACHE的AXI接口的CPU内核一些关于未来的想法性能：CPU内部重构，优化通路；优化乘除法模块；增加预取，分支预测。系统：增加指令，运行PMON，并尝试运行LINUX。未来规划请各位老师批评指正
