1、第八章 超高速集成电路硬件描述语言VHDLTYPE current IS RANGE 0 TO 1000000000;UNITS na;ua=1000 na;ma=1000 ua;a=1000 ma;END UNITS;PACKAGE scale ISTYPE load IS(small,med,big);END scale;第八章 超高速集成电路硬件描述语言VHDLENTITY scale1 IS PORT(out1:OUT current;load1:IN load;END scale1;USE work.scale.all;ARCHITECTURE scale1_arc OF scale
2、1 IS BEGIN out1=100 ua WHEN(load1=small)ELSE 1 ma WHEN(load1=med)ELSE 10 ma WHEN(load1=big)ELSE 100 ua;END scale1_arc;第八章 超高速集成电路硬件描述语言VHDLPACKAGE meals_pkg IS TYPE meal IS(breakfast,lunch,dinner);END meals_pkg;ENTITY meals IS PORT(previous_meal:IN meal;next_meal:OUT meal);END meals;USE work.meals_p
3、kg.all;第八章 超高速集成电路硬件描述语言VHDL调用程序包调用程序包语句语句标标准准程程序序包包定定义义程程序序包包实体实体 及实及实体声体声明语明语句句结结构构体体1结结构构体体2结结构构体体n第八章 超高速集成电路硬件描述语言VHDL数组类型数组类型相同类型相同类型的标量元素组成，数组可以是一维二的标量元素组成，数组可以是一维二维或多维。可以是限定的也可是非限定的。维或多维。可以是限定的也可是非限定的。记录类型记录类型把物理、整数、实数、枚举元素归成一个目把物理、整数、实数、枚举元素归成一个目标组，记录的每个元素由它的字段名访问。标组，记录的每个元素由它的字段名访问。元素类型可以元
4、素类型可以相同也可不同相同也可不同。(二）复合数据类型二）复合数据类型二、二、VHDLVHDL数据类型数据类型第二节 VHDL数据类型和属性第八章 超高速集成电路硬件描述语言VHDLTYPE matrix IS ARRAY(row,column)OF std_logic;TYPE r_ma IS ARRAY(1 TO 10,1 TO 40)OF std_logic;TYPE word IS ARRAY(15 DOWNTO 0)OF BIT;TYPE column IS RANGE 1 TO 40;TYPE row IS RANGE 1 TO 10;CONSTANT ROM:BIT_VECTOR
5、(0 TO 15);(二）复合数据类型二）复合数据类型二、二、VHDLVHDL数据类型数据类型第二节 VHDL数据类型和属性第八章 超高速集成电路硬件描述语言VHDL用用VHDL设计一维设计一维数组实现数组实现164的的ROM程序。程序。LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY rom IS PORT(cs,x1,x2,x3,x4:IN std_logic;d0,d1,d2,d3:OUT std_logic);END rom;ROMCSX1X2X3X4d0d1d2d30 0 0 01 0 0 00 1 0 01 1 0 00 0 1 01
6、0 1 00 1 1 01 1 1 00 0 0 11 0 0 10 1 0 11 1 0 10 0 1 11 0 1 10 1 1 11 1 1 1x3 x2x1x0d0 d1 d2 d30 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1ROM存储表存储表rom0 rom1 rom2 rom3问题一问题一 如何定义存储表？如何定义存储表？问题二问题二 如何根据地址取出存储内容？如何根据地址取出存储内容？ARCHITECT
7、URE rom_arc OF rom IS BEGIN PROCESS(cs,x1,x2,x3,x4)VARIABLE n:NATURAL RANGE 0 TO 15;CONSTANT rom0:std_logic_vector(0 TO 15):=“0101010101010101”;CONSTANT rom1:std_logic_vector(0 TO 15):=“0011001100110011”;CONSTANT rom2:std_logic_vector(0 TO 15):=“0000111100001111”;CONSTANT rom3:std_logic_vector(0 TO
8、15):=“0000000011111111”;LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY rom IS PORT(cs,x1,x2,x3,x4:IN std_logic;d0,d1,d2,d3:OUT std_logic);END rom;BEGIN IF cs=1 THEN n:=0;IF x1 =1 THEN n:=n+1;END IF;IF x2 =1 THEN n:=n+2;END IF;IF x3 =1 THEN n:=n+4;END IF;IF x4 =1 THEN n:=n+8;END IF;d0=rom0(n)AFTER 1
9、0 ns;d1=rom1(n)AFTER 10 ns;d2=rom2(n)AFTER 10 ns;d3=rom3(n)AFTER 10 ns;ELSE d0=Z AFTER 10 ns;d1=Z AFTER 10 ns;d2=Z AFTER 10 ns;d3=Z AFTER 10 ns;END IF;END PROCESS;END rom_arc;判断地址判断地址取内容取内容第八章 超高速集成电路硬件描述语言VHDL在在结构体说明区结构体说明区（ARCHITECTURE和和BEGIN之间）被说明的目标，仅可以在此结之间）被说明的目标，仅可以在此结构体中引用或在结构体中的任何进程语句中构体中引用
10、或在结构体中的任何进程语句中被引用，称此目标为局部信号。被引用，称此目标为局部信号。如果一个目标在如果一个目标在实体说明部分实体说明部分被说明，那么在被说明，那么在本实体和本实体内部的任何结构体和任何进程本实体和本实体内部的任何结构体和任何进程中都可以引用在实体中说明的目标，称为全局中都可以引用在实体中说明的目标，称为全局信号。信号。全局信号全局信号局部信号局部信号二、二、VHDLVHDL数据类型数据类型第二节 VHDL数据类型和属性（三）（三）数据类型的全局化和局部化数据类型的全局化和局部化第八章 超高速集成电路硬件描述语言VHDL程序包程序包实实 体体结构体结构体进进 程程子程序子程序信号
11、信号常量常量变量变量VHDL模块模块被说明的目标被说明的目标？第八章 超高速集成电路硬件描述语言VHDLVHDL的属性的属性信号类属性信号类属性函数类属性函数类属性值类属性值类属性类型类属性类型类属性范围类属性范围类属性三、三、VHDLVHDL的属性的属性第二节 VHDL数据类型和属性第八章 超高速集成电路硬件描述语言VHDL用来检查一个信号的变化，并且变化刚刚发生，既推用来检查一个信号的变化，并且变化刚刚发生，既推断出在信号上发生了一个跳变。断出在信号上发生了一个跳变。（二）（二）函数信号属性函数信号属性 函数信号属性用来返回有关信号行为功能的信息，它反函数信号属性用来返回有关信号行为功能的
12、信息，它反映一个信号是否正好有值的变化或事件的发生映一个信号是否正好有值的变化或事件的发生.如时钟事件：如时钟事件：clkEVENT，这个属性为，这个属性为“EVENT”，对，对检查时钟边沿触发是很有效的。检查时钟边沿触发是很有效的。IF clk=1 AND clkEVENT THEN q=d;END IF;三、三、VHDLVHDL的属性的属性第二节 VHDL数据类型和属性第八章 超高速集成电路硬件描述语言VHDL行为描述：行为描述：在在VHDL中，描述电路逻辑的程序。中，描述电路逻辑的程序。三个行为既可以是相互独立，成为单一的行为三个行为既可以是相互独立，成为单一的行为描述体，又可以相互联系
13、，成为混合描述体，如进描述体，又可以相互联系，成为混合描述体，如进程行为描述行为程行为描述行为之间之间是并行行为，进程行为体的是并行行为，进程行为体的内内部部是顺序行为。是顺序行为。并行行为描述并行行为描述 进程行为描述进程行为描述 顺序行为描述顺序行为描述第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL 在典型的编程语言如在典型的编程语言如C或或Pascal中，每个赋值语句按规中，每个赋值语句按规定的次序，一个接在另一个之后顺序执行，执行的次序由定的次序，一个接在另一个之后顺序执行，执行的次序由源文件决定。源文件决定。在在VHDL中，结构体的内部没有规定语句的次序，执行中
14、，结构体的内部没有规定语句的次序，执行的次序仅由对语句中的的次序仅由对语句中的敏感信号敏感信号发生的事件决定，且语句发生的事件决定，且语句是同时执行，产生其并行型。是同时执行，产生其并行型。一、一、VHDLVHDL的并行行为的并行行为第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL1.并行赋值语句并行赋值语句的一般格式如下：的一般格式如下：信号：信号：信号名信号名 =表达式表达式变量：变量：变量名变量名 :=表达式表达式作用：将表达式的信号值分配给对象，也就是说每当表达作用：将表达式的信号值分配给对象，也就是说每当表达式的信号值变化时执行该语句。式的信号值变化时执行该语句。
15、注意：每个表达式都至少有一个敏感信号，每当敏感信注意：每个表达式都至少有一个敏感信号，每当敏感信号改变其值时，赋值语句就执行，号改变其值时，赋值语句就执行，一、一、VHDLVHDL的并行行为的并行行为第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL 在所有的并行语句中，两个以上的并行赋值语句在字在所有的并行语句中，两个以上的并行赋值语句在字面上的顺序并不表明它们的执行顺序面上的顺序并不表明它们的执行顺序.ENTITY exe IS PORT(a1,a2:IN BIT;b1,b2:OUT BIT);END exe;ARCHITECTURE exe_arc1 OF exe IS
16、BEGIN b1=a1 AND b2;b2=NOT a1 OR a2；END exe_arc1;a1a2b1b2第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL 也可以将结构体写成如下形式也可以将结构体写成如下形式,虽然语句顺序不同虽然语句顺序不同,但描但描述的是同一功能电路述的是同一功能电路.ENTITY exe IS PORT(a1,a2:IN BIT;b1,b2:OUT BIT);END exe;ARCHITECTURE exe_arc2 OF exe ISBEGIN b2=NOT a1 OR a2；b1=a1 AND b2;END exe_arc2;a1a2b1b2
17、第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL2.选择信号赋值语句选择信号赋值语句 每一个赋值语句都需要给出一个表达式，同时给出与每一个赋值语句都需要给出一个表达式，同时给出与该表达式的每个可能值相关联的信号该表达式的每个可能值相关联的信号 选择信号赋值语句的一般形式如下：选择信号赋值语句的一般形式如下：WITH SELECT =WHEN ,WHEN ,WHEN ;一、一、VHDLVHDL的并行行为的并行行为第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDLLIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY m
18、ux4 IS PORT(I0,I1,I2,I3,A,B:IN std_logic;Q :OUT std_logic);END mux4;I0I1I2I3AQMUX4B第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDLARCHITECTURE mux4_arc OF mux4 IS SIGNAL sel :INTEGER；BEGIN Q=I0 AFTER 10 ns WHEN sel=0 ELSE I1 AFTER 10 ns WHEN sel=1 ELSE I2 AFTER 10 ns WHEN sel=2 ELSE I3 AFTER 10 ns;sel=0 WHEN A=0
19、 AND B=0 ELSE 1 WHEN A=1 AND B=0 ELSE 2 WHEN A=0 AND B=1 ELSE 3;END mux4_arc;I0I1I2I3AQMUX4B第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL顺序行为：执行的顺序是一个接在另一个之后严格执行。顺序行为：执行的顺序是一个接在另一个之后严格执行。顺序行为的语句存在于顺序行为的语句存在于VHDL程序中的程序中的进程行为进程行为之中。之中。进程行为之间是并行行为语句进程行为之间是并行行为语句进程行为语句进程行为语句的一般形式如下的一般形式如下：PROCESS BEGIN WAIT ON ；WA
20、IT UNTIL ；WAIT FOR ；END PROCESS;二、二、VHDLVHDL的进程行为的进程行为第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL进程行为的说明区定义该进程所需要的局部数据环境、它进程行为的说明区定义该进程所需要的局部数据环境、它包括包括子程序说明、属性说明子程序说明、属性说明和和变量说明变量说明等等变量说明的一般形式为变量说明的一般形式为VARIABLE ：；下面进程说明区中说明了变量下面进程说明区中说明了变量count，进程也可对变量赋值。，进程也可对变量赋值。PROCESS VARIABLE count:INTEGER:=0;BEGIN co
21、unt:=count+1;WAIT FOR 1000 ns;END PROCESS;二、二、VHDLVHDL的进程行为的进程行为第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL 整个实体模块中的每个进程行为语句，可以在任何时候被整个实体模块中的每个进程行为语句，可以在任何时候被激活，所有被激活的进程是并行执行的激活，所有被激活的进程是并行执行的下面举一个三八通用译码器程序的例子，说明进程语句下面举一个三八通用译码器程序的例子，说明进程语句如何工作。如何工作。LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic
22、_arith.all;ENTITY decoder IS PORT(sel:IN UNSIGNED(2 DOWNTO 0);dout:OUT UNSIGNED(7 DOWNTO 0);END decoder;ARCHITECTURE decoder_arc OF decoder IS SIGNAL sel1:INTEGER;BEGIN PROCESS(sel)BEGIN第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL WHEN 1 =dout dout dout dout dout dout dout=(1,0,0,0,0,0,0,0)AFTER 5 ns;END CASE
23、;END PROCESS;END decoder_arc;sel1 dout=(0,0,0,0,0,0,0,1)AFTER 5 ns;第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL下例是另一种激活进程的方式：下例是另一种激活进程的方式：ENTITY reg IS PORT(d,clk:IN BIT;q1,q2:OUT BIT);END reg;ARCHITECTURE reg_arc OF reg IS BEGIN第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDLARCHITECTURE reg_arc OF reg IS BEGIN PROCESS B
24、EGIN WAIT UNTIL clk=1;q1=d;END PROCESS;PROCESS BEGIN WAIT UNTIL clk=0;q2=d;END PROCESS;END reg_arc;进程行为语句之间是进程行为语句之间是并行关系，进程行为并行关系，进程行为语句内部是顺序关系。语句内部是顺序关系。VHDL的每个结构的每个结构体中可以有多个进程体中可以有多个进程行为语句。行为语句。它的关键之处是：它的关键之处是：第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL 并行行为并行行为：结构体的内部没有规定语句的次序，执行的：结构体的内部没有规定语句的次序，执行的次序仅由
25、对语句中的次序仅由对语句中的敏感信号敏感信号发生的事件决定，且语句是发生的事件决定，且语句是同时执行，产生其并行型。常用的语句：选择信号赋值语同时执行，产生其并行型。常用的语句：选择信号赋值语句。句。小 结 进程行为进程行为：行为描述的基本单元，只有当进程所需的敏：行为描述的基本单元，只有当进程所需的敏感信号或敏感条件满足是，进程才被激活。进程中语句的执感信号或敏感条件满足是，进程才被激活。进程中语句的执行是顺序执行的，进程之间是并行的。行是顺序执行的，进程之间是并行的。第八章 超高速集成电路硬件描述语言VHDL顺序行为语句可分为两大类：顺序行为语句可分为两大类：条件控制类条件控制类 循环控制
26、类循环控制类 在这两类中选出六种在这两类中选出六种 IF、CASE、FOR、WHILE.LOOP、EXIT和和ASSERT进行讨论进行讨论三、三、VHDLVHDL的顺序行为的顺序行为第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL IF THEN ；ELSIF THEN ；ELSIF THEN ；ELSE ；END IF;1.IF语句语句IF语句的一般形式为：语句的一般形式为：三、三、VHDLVHDL的顺序行为的顺序行为第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL2.CASE 语句语句CASE语句的一般形式：语句的一般形式：CASE IS WHEN
27、；WHEN|；WHEN ；WHEN OTHERS ；END CASE;三、三、VHDLVHDL的顺序行为的顺序行为第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL(1)关键字关键字WHEN的数量不作限制，但不容许两的数量不作限制，但不容许两个语句用一个值；个语句用一个值；(2)所有所有WHEN后面的值在后面的值在CASE语句中合起来语句中合起来的值域中的全部；的值域中的全部；(3)WHEN的次序可以任意排定的次序可以任意排定 每当单个表达式的值在多个起作用的项中选择时，用每当单个表达式的值在多个起作用的项中选择时，用CASE语句语句是较合适的，它根据所给表达式的值域，语句语
28、句是较合适的，它根据所给表达式的值域，选择选择“=”后面的执行语句。后面的执行语句。2.CASE 语句语句三、三、VHDLVHDL的顺序行为的顺序行为第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL3.FOR语句语句 FOR循环语句的一般形式为：循环语句的一般形式为：FOR IN LOOP ；END LOOP ；FOR i IN 1 TO 3 LOOP a(i):=i*i;END LOOP;循环语句变量为循环语句变量为i，循环范围为，循环范围为“1 TO 3”，语句部分是乘方。，语句部分是乘方。三、三、VHDLVHDL的顺序行为的顺序行为第三节 VHDL的行为描述第八章 超
29、高速集成电路硬件描述语言VHDL4.WHILE.LOOP语句语句 WHILE.LOOP循环语句的一般形式为：循环语句的一般形式为：WHILE LOOP ；END LOOP ；循环的条件是布尔表达式，在每次执行循环前检查条件循环的条件是布尔表达式，在每次执行循环前检查条件为真时执行循环，为假时结束循环。为真时执行循环，为假时结束循环。WHILE (X 10)LOOP X:=X1;END LOOP;三、三、VHDLVHDL的顺序行为的顺序行为第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL5.断言语句断言语句ASSERT ASSERT语句等价于一个进程语句，它不作任何操作，语句
30、等价于一个进程语句，它不作任何操作，仅用于判断某个条件是否成立，当条件为真，该语句任何事仅用于判断某个条件是否成立，当条件为真，该语句任何事都不做；如果为假，则报告一串信息给设计者。都不做；如果为假，则报告一串信息给设计者。RS触发器触发器当当r 和和s 同时等于同时等于1时，时，触发器处于不定状态触发器处于不定状态 ENTITY RSFF IS PORT(r,s:IN BIT;q,not_q:OUT BIT);END RSFF;三、三、VHDLVHDL的顺序行为的顺序行为第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDLARCHITECTURE RSFF_arc OF RS
31、FF IS BEGIN PROCESS(r,s)VARIABLE last_state:BIT:=0;BEGIN ASSERT NOT(r=1 AND s=1)REPORT “Both r AND s equal to 1”SEVERITY error;IF r=0 AND s=0 THEN last_state:=last_state;ELSIF r=1 AND s=0 THEN last_state:=0;ELSE -r=0 AND s=1 last_state:=1;END IF;第三节 VHDL的行为描述第八章 超高速集成电路硬件描述语言VHDL q=last_state AFTER
32、10 ns;not_q=NOT(last_state)AFTER 20 ns;END PROCESS;END RSFF_arc;第三节 VHDL的行为描述?是否可以结束了？是否可以结束了？第八章 超高速集成电路硬件描述语言VHDL给定一个复杂模块该怎样描述？给定一个复杂模块该怎样描述？U0halfsubI1I2temp_Ttemp_c1 U1halfsubC_INFTtemp_c2U2C_OUT如：如图所示的全减器。如：如图所示的全减器。第八章 超高速集成电路硬件描述语言VHDL第四节 VHDL的结构描述实体实体主要描述元件、端口与信号。主要描述元件、端口与信号。元件元件是硬件的描述，即门、芯
33、片或者电路板。是硬件的描述，即门、芯片或者电路板。端口端口是元件与外界的连接点，数据通过端口进入或流出元件。是元件与外界的连接点，数据通过端口进入或流出元件。信号信号则是作为硬件连线的一种抽象描述，它既能保持变化则是作为硬件连线的一种抽象描述，它既能保持变化的数据，又可以连接各个子元件。的数据，又可以连接各个子元件。信号信号可被看作两个元件之间数据传输的通路。可被看作两个元件之间数据传输的通路。第八章 超高速集成电路硬件描述语言VHDL 对一个硬件的对一个硬件的结构进行描述结构进行描述，就是要描述它由哪些，就是要描述它由哪些子元件组成，以及各个子元件之间的互连关系。子元件组成，以及各个子元件之
34、间的互连关系。结构描述比行为描述更加具体化，即，结构描述与结构描述比行为描述更加具体化，即，结构描述与硬件之间的关系要比行为描述与硬件之间的关系更明显。硬件之间的关系要比行为描述与硬件之间的关系更明显。行为描述的基本单元是进程语句。行为描述的基本单元是进程语句。结构描述的基本单元则是结构描述的基本单元则是“调用元件语句调用元件语句”。第四节 VHDL的结构描述第八章 超高速集成电路硬件描述语言VHDL用用VHDL结构描述设计一全减器，全减器可由两个结构描述设计一全减器，全减器可由两个半减器和一个或门组成。半减器和一个或门组成。U0halfsubI1I2temp_Ttemp_c1 U1halfs
35、ubC_INFTtemp_c2U2C_OUT第四节 VHDL的结构描述第八章 超高速集成电路硬件描述语言VHDL首先用首先用VHDL的行为描述设计半减器：的行为描述设计半减器：ENTITY halfsub IS PORT(A,B:IN BIT;T,C:OUT BIT);END halfsub;PROCESS(A,B)BEGIN T=A XOR B AFTER 10 ns;C=(NOT A)AND B AFTER 10 ns;END PROCESS;ARCHITECTURE halfsub_arc OF halfsub ISBEGINEND halfsub_arc;第四节 VHDL的结构描述第八
36、章 超高速集成电路硬件描述语言VHDL下面再将或门的下面再将或门的VHDL程序描述如下：程序描述如下：ARCHITECTURE orgate_arc OF orgate IS BEGIN O1=A1 OR B1;END orgate_arc;下面将两个半减器，一个或门的端口，通过定义一下面将两个半减器，一个或门的端口，通过定义一些中间信号将其连接起来形成些中间信号将其连接起来形成VHDL的结构描述。的结构描述。ENTITY orgate IS PORT(A1,B1:IN BIT;O1:OUT BIT);END orgate;第四节 VHDL的结构描述第八章 超高速集成电路硬件描述语言VHDL定
37、义了中间信号定义了中间信号 temp_T,temp_c1和和temp_c2ENTITY fullsub IS PORT(I1,I2,C_IN:IN BIT;FT,C_OUT:OUT BIT);END fullsub;ARCHITECTURE fullsub_arc OF fullsub IS SIGNAL temp_T,temp_c1,temp_c2:BIT;COMPONENT halfsub PORT(A,B:IN BIT;T,C:OUT BIT);END COMPONENT;U0halfsubI1I2temp_Ttemp_c1 U1halfsubC_INFTtemp_c2U2C_OUT第四
38、节 VHDL的结构描述第八章 超高速集成电路硬件描述语言VHDLCOMPONENT orgate PORT(A1,B1:IN BIT;O1:OUT BIT);END COMPONENT;U0halfsubI1I2temp_Ttemp_c1 U1halfsubC_INFTtemp_c2U2C_OUTBEGIN U0:halfsub PORT MAP(I1,I2,temp_T,temp_c1);U1:halfsub PORT MAP(temp_T,C_IN,FT,temp_c2);U2:orgate PORT MAP(temp_c1,temp_c2,C_OUT);END fullsub_arc;第
39、四节 VHDL的结构描述第八章 超高速集成电路硬件描述语言VHDL 用三个元件调用语句定义这三个连接关系。用三个元件调用语句定义这三个连接关系。U0halfsubI1I2temp_Ttemp_c1 U1halfsubC_INFTtemp_c2U2C_OUT 图中虚线框各元件之间图中虚线框各元件之间的连线命名。的连线命名。temp_T将第一将第一个半减器的差位输出连到第个半减器的差位输出连到第二个半减器的输入端。信号二个半减器的输入端。信号temp_c1将第一个半减器的将第一个半减器的借位输出连至借位输出连至“或或”门的一门的一个输入端，信号个输入端，信号temp_c2将将第二个半减器的借位输出
40、连第二个半减器的借位输出连至至“或或”门的另一个输入端。门的另一个输入端。第四节 VHDL的结构描述第八章 超高速集成电路硬件描述语言VHDLEDA上课时间从14周开始周三晚上7：00地点：九号楼南四层系统集成实验室任课教师：黄亮第八章 超高速集成电路硬件描述语言VHDL考试时间15周周五晚（周周五晚（12月月14日）日）7：009：00地点：通信地点：通信4、5班班 SY207通信通信6、7班班 SY210通信通信8、9班班 SY308自控自控1、2班班 SY411自控自控3、4班班 SY412自控自控5、6班班 SD106电子电子1、2班班 SD205电子电子3班班 SX105重修重修 SX101
