1、第2章 组合逻辑电路第2章 组合逻辑电路江西现代职业技术学院江西现代职业技术学院 王连英王连英国家级精品资源共享课程国家级精品资源共享课程数字电子技术数字电子技术课件编辑制作：程豪 邹珺 徐芳第2章 组合逻辑电路学习目标及重点与难点学习目标及重点与难点 学习目标学习目标l 熟练掌握组合逻辑电路的分析和设计方法。熟练掌握组合逻辑电路的分析和设计方法。l 掌握常用组合逻辑功能器件，尤其是译码器和数掌握常用组合逻辑功能器件，尤其是译码器和数据选择器的逻辑功能及使用方法。据选择器的逻辑功能及使用方法。l 了解加法器、数值比较器、编码器的逻辑功能及了解加法器、数值比较器、编码器的逻辑功能及使用。使用。l
2、 了解组合逻辑电路中竞争冒险现象产生的原因及了解组合逻辑电路中竞争冒险现象产生的原因及其常用的消除方法。其常用的消除方法。第第2章章 学习目标及重点与难点学习目标及重点与难点 第2章 组合逻辑电路重点与难点重点与难点u 组合逻辑电路的特点；组合逻辑电路的特点；u 组合逻辑电路的分析方法和设计方法；组合逻辑电路的分析方法和设计方法；u 常用集成组合逻辑器件（电路）的逻辑功能、使常用集成组合逻辑器件（电路）的逻辑功能、使用方法和技用方法和技 能；能；u 组合逻辑电路中的竞争冒险现象及其常用的消除组合逻辑电路中的竞争冒险现象及其常用的消除方法。方法。学习目标及重点与难点学习目标及重点与难点 第2章
3、组合逻辑电路在数字系统中，根据结构和工作原理，可以将常用在数字系统中，根据结构和工作原理，可以将常用的数字部件分成组合逻辑电路和时序逻辑电路两大类。的数字部件分成组合逻辑电路和时序逻辑电路两大类。在组合逻辑电路中，任意时刻的输出状态只取决于该在组合逻辑电路中，任意时刻的输出状态只取决于该时刻电路输入状态的组合，而与电路原来的状态无关，时刻电路输入状态的组合，而与电路原来的状态无关，没有记忆功能。没有记忆功能。组合逻辑电路一般由门电路组成，电路中不含具组合逻辑电路一般由门电路组成，电路中不含具有记忆功能的单元电路，也没有输出、输入间的反馈有记忆功能的单元电路，也没有输出、输入间的反馈通路。通路。
4、组合逻辑电路概述组合逻辑电路概述2.1.12.1 组合逻辑电路分析与设计组合逻辑电路分析与设计第2章 组合逻辑电路依据组合逻辑电路写出逻辑函数表达式，列出真值表，依据组合逻辑电路写出逻辑函数表达式，列出真值表，分析确定电路逻辑功能的过程，称为组合逻辑电路分析。分析确定电路逻辑功能的过程，称为组合逻辑电路分析。其大致步骤如下：其大致步骤如下：l 依据逻辑电路，从输入到输出，逐级写出逻辑函数表依据逻辑电路，从输入到输出，逐级写出逻辑函数表达式，直至写出最终输出与输入逻辑变量间的逻辑函数达式，直至写出最终输出与输入逻辑变量间的逻辑函数表达式。表达式。l 将逻辑函数表达式进行化简，以得出最简表达式。将
5、逻辑函数表达式进行化简，以得出最简表达式。l 依据化简后的逻辑函数表达式列出真值表依据化简后的逻辑函数表达式列出真值表l 根据真值表和表达式对逻辑电路进行分析，并确定其根据真值表和表达式对逻辑电路进行分析，并确定其逻辑功能。逻辑功能。组合逻辑电路分析组合逻辑电路分析2.1.22.1 组合逻辑电路分析与设计组合逻辑电路分析与设计第2章 组合逻辑电路 例例2.1.1 已知逻辑电路如图已知逻辑电路如图2.1.1所示，试分析该电路的逻辑功能。所示，试分析该电路的逻辑功能。解：解：第一步第一步，写出逻辑函数表达式写出逻辑函数表达式2.1 组合逻辑电路分析与设计组合逻辑电路分析与设计第2章 组合逻辑电路第
6、二步第二步，列出相应的真值表，如表，列出相应的真值表，如表2.1.12.1.1所示所示 2.1 组合逻辑电路分析与设计组合逻辑电路分析与设计第2章 组合逻辑电路第三步第三步,分析逻辑功能。分析真值表可知，当输入分析逻辑功能。分析真值表可知，当输入逻辑变量同意为逻辑变量同意为1 1、反对为、反对为0 0，输出逻辑变量通过为，输出逻辑变量通过为1 1、否决为否决为0 0时，在时，在3 3个输入逻辑变量个输入逻辑变量A、B、C 中有中有2 2个或个或2 2个以上为个以上为1 1时，时，Y 为为1 1，否则，否则Y 为为0 0。所以，该电路是一。所以，该电路是一个可依据少数服从多数原则、判明表决结果的
7、三人表个可依据少数服从多数原则、判明表决结果的三人表决电路。决电路。2.1 组合逻辑电路分析与设计组合逻辑电路分析与设计第2章 组合逻辑电路组合逻辑电路设计是用逻辑函数表达式来描述实际组合逻辑电路设计是用逻辑函数表达式来描述实际的逻辑问题，并得出满足这一实际逻辑问题最简逻辑的逻辑问题，并得出满足这一实际逻辑问题最简逻辑电路的过程。其步骤大致如下：电路的过程。其步骤大致如下：l 分析实际逻辑问题要求的逻辑功能，确定输入、输分析实际逻辑问题要求的逻辑功能，确定输入、输出逻辑变量数及表示符号，并进行逻辑赋值。出逻辑变量数及表示符号，并进行逻辑赋值。l 根据逻辑功能要求和逻辑关系列出真值表。根据逻辑功
8、能要求和逻辑关系列出真值表。l 根据真值表写出逻辑函数表达式，并依据所选用的根据真值表写出逻辑函数表达式，并依据所选用的逻辑器件进行化简或变换，得出最简逻辑表达式。逻辑器件进行化简或变换，得出最简逻辑表达式。l 根据最简逻辑表达式画出逻辑电路图。根据最简逻辑表达式画出逻辑电路图。组合逻辑电路设计组合逻辑电路设计2.1.32.1 组合逻辑电路分析与设计组合逻辑电路分析与设计第2章 组合逻辑电路 例例2.1.2 2.1.2 试用与非门设计一个交通控制信号灯故障报警电试用与非门设计一个交通控制信号灯故障报警电路。要求红、绿、黄路。要求红、绿、黄3 3个交通控制信号灯，在任何时候都必个交通控制信号灯，
9、在任何时候都必须有一个亮，而且只能有一个亮，否则就产生报警信号。须有一个亮，而且只能有一个亮，否则就产生报警信号。解：解：(1)(1)根据设计要求确定根据设计要求确定3 3个输入变量个输入变量I2、I1、I0分别代分别代表红、绿、黄表红、绿、黄3 3个交通控制信号灯，且亮为个交通控制信号灯，且亮为1 1，不亮为，不亮为0 0；输出变量输出变量F代表报警信号，且高电平代表报警信号，且高电平1 1有效。有效。2.1 组合逻辑电路分析与设计组合逻辑电路分析与设计第2章 组合逻辑电路 (2)(2)由设计要求由设计要求,有真值表，如表有真值表，如表2.1.22.1.2所示所示。2.1 组合逻辑电路分析与
10、设计组合逻辑电路分析与设计第2章 组合逻辑电路(3)(3)根据真值表，有逻辑函数表达式根据真值表，有逻辑函数表达式(4)利用卡诺图将上述与或逻辑表达式进行化简，如利用卡诺图将上述与或逻辑表达式进行化简，如图图2.1.2 所示，得到最简与或表达式所示，得到最简与或表达式2.1 组合逻辑电路分析与设计组合逻辑电路分析与设计第2章 组合逻辑电路(5)工程中一般还要求最简表达式中使用集成逻辑门工程中一般还要求最简表达式中使用集成逻辑门电路的种类和数量最少。若采用四电路的种类和数量最少。若采用四2输入与非门输入与非门74LS00和和二二4输入与非门输入与非门74LS20，则有表达式，则有表达式2.1 组
11、合逻辑电路分析与设计组合逻辑电路分析与设计第2章 组合逻辑电路(6)方案一，依据上述表达式，可采用方案一，依据上述表达式，可采用2块四块四2输入与非输入与非门门74LS00和和2块二块二4输入与非门输入与非门74LS20有逻辑电路（有逻辑电路（1），如），如图图2.1.3 所示。所示。2.1 组合逻辑电路分析与设计组合逻辑电路分析与设计第2章 组合逻辑电路 方案二，为减少上述表达式中的与项数（方案二，为减少上述表达式中的与项数（4个），可进个），可进行合并处理。若采用六非门（反相器）行合并处理。若采用六非门（反相器）74LS04和三和三3输入输入与与非非门门74LS10，有表达式，有表达式2.
12、1 组合逻辑电路分析与设计组合逻辑电路分析与设计第2章 组合逻辑电路依据上式，可采用依据上式，可采用1块六非门（反相器）块六非门（反相器）74LS04和和2块三块三3输入与非输入与非门门74LS10有逻辑电路（有逻辑电路（2），如图），如图2.1.4 所示。与方案一比较，方案二，所示。与方案一比较，方案二，一是减少了集成块的数量，二是不失为一种设计技巧。一是减少了集成块的数量，二是不失为一种设计技巧。2.1 组合逻辑电路分析与设计组合逻辑电路分析与设计第2章 组合逻辑电路加法运算是数字系统中不可或缺的基本运算单元，加法运算是数字系统中不可或缺的基本运算单元，能实现加法运算逻辑功能的器件称为加法
13、器。能实现加法运算逻辑功能的器件称为加法器。两个一位二进制数相加时，若只考虑本位相加产生两个一位二进制数相加时，若只考虑本位相加产生的本位和及进位，而不考虑来自低位进位数相加的运算的本位和及进位，而不考虑来自低位进位数相加的运算电路称为半加器。用与非门组成的半加器，如图电路称为半加器。用与非门组成的半加器，如图2.2.12.2.1（a a）所示，有）所示，有1.1.半加器半加器加法器加法器2.2.12.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路式中，式中，S称为两个一位二进制称为两
14、个一位二进制A和和B加数时产生的本位和，加数时产生的本位和，C为向为向高位产生的进位。显然，半加器也可由异或门和与门来构建，如图高位产生的进位。显然，半加器也可由异或门和与门来构建，如图2.2.1（b）所示。半加器的逻辑符号如图）所示。半加器的逻辑符号如图2.2.1（c）所示，半加器的真值如）所示，半加器的真值如表表2.2.1所示。所示。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路2.2.全加器全加器两个一位二进制数相加时，在考虑本位相加的同时，还考虑与两个一位二进制数相加时，在考虑本位相加的同时，还考虑与来自相邻低位进位数相加的运算电路称为全加器。全加器的
15、组成及来自相邻低位进位数相加的运算电路称为全加器。全加器的组成及逻辑符号，分别如图逻辑符号，分别如图2.2.22.2.2（a a）和）和2.2.22.2.2（b b）所示，有）所示，有2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路全加器的真值如表全加器的真值如表2.2.2所示。所示。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路3.3.多位串行进位加法器多位串行进位加法器 若需多位数相加，则可采用并行相加串行进位的方式来完成。若需多位数相加，则可采用并行相加串行进位的方式来完成。例如，例如，2个个4位二进制数位二进制数A3A2
16、A1A0和和B3B2B1B0相加，可采用相加，可采用4个全加个全加器构成器构成4位二进制数加法器，其逻辑图如图位二进制数加法器，其逻辑图如图2.2.3所示。所示。图中图中4个全加器的进位端依次串接，任意个全加器的进位端依次串接，任意1位的加法运算在低位的加法运算在低1位位的运算完成之后才能进行，这种进位方式称为串行进位。串行进位的运算完成之后才能进行，这种进位方式称为串行进位。串行进位加法器逻辑电路比较简单，但运算速度不高。加法器逻辑电路比较简单，但运算速度不高。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路4.4.超前进位加法器超前进位加法器为了提高运算速度
17、，减少进位信号逐级传递所花费的时间，为了提高运算速度，减少进位信号逐级传递所花费的时间，将多个运算电路之间的进位信号连接成并行进位结构，使每位将多个运算电路之间的进位信号连接成并行进位结构，使每位加法器产生的和数信号与进位信号几乎同时产生，便构成了超加法器产生的和数信号与进位信号几乎同时产生，便构成了超前进位加法器，或称并行进位加法器。前进位加法器，或称并行进位加法器。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路例如，例如，4位超前进位加法器位超前进位加法器74LS283，其逻辑功能示意图和引脚图分别，其逻辑功能示意图和引脚图分别如图如图2.2.4（a）和）
18、和2.2.4（b）所示。其中，）所示。其中，A3A2A1A0和和B3B2B1B0是是2个个4位二位二进制数的输入端，进制数的输入端，CI是进位输入端，是进位输入端，S3S2S1S0是和数输出端，是和数输出端，CO是进位输出是进位输出端。端。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路 例例2.2.1 2.2.1 试用试用4 4位二进制超前进位加法器位二进制超前进位加法器74LS28374LS283设计一个将设计一个将8421BCD8421BCD码转换为余码转换为余3 3码的代码转换电路。码的代码转换电路。解：解：设待转换的设待转换的8421BCD8421BC
19、D码码从从A A3 3A A2 2A A1 1A A0 0输入，将输入，将B B3 3B B2 2B B1 1B B0 0设置为设置为00110011。因为，余。因为，余3BCD3BCD码等于码等于8421BCD8421BCD码加上码加上00110011（十进制数（十进制数3 3）。所以，和）。所以，和数数S S3 3S S2 2S S1 1S S0 0即为所求代码转换即为所求代码转换后的余后的余3 3码。具体电路如图码。具体电路如图2.2.2.52.5所示。所示。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路在数字系统和计算机中，常需要比较两个数的大小或是否
20、相等，在数字系统和计算机中，常需要比较两个数的大小或是否相等，能实现这一逻辑功能的器件称为数值比较器。能实现这一逻辑功能的器件称为数值比较器。1.41.4位二进制数数值比较器位二进制数数值比较器两个两个4位二进制数位二进制数A3A2A1A0和和B3B2B1B0进行比较时，需要从高位进行比较时，需要从高位到低位逐位进行比较。如果高位数不相等，则高位数比较结果就是到低位逐位进行比较。如果高位数不相等，则高位数比较结果就是两个两个4位二进制数比较的结果，且与低位数无关。这时，比较结果输位二进制数比较的结果，且与低位数无关。这时，比较结果输出端出端FA B或或FA B两者之一输出有效高电平。只有在高位
21、数相等时，两者之一输出有效高电平。只有在高位数相等时，才需进行低位数比较，且低位数比较结果就是两个才需进行低位数比较，且低位数比较结果就是两个4位二进制数的比位二进制数的比较结果。如果两个较结果。如果两个4位二进制数相等，则比较结果取决于相邻低位比位二进制数相等，则比较结果取决于相邻低位比较器的级联输入信号较器的级联输入信号IA B、IA B、IA=B。数值比较器数值比较器2.2.22.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路常用的集成常用的集成4位二进位二进制数数值比较器有制数数值比较器有74LS85、CC14585等。等。4位数位数值比较器值比较器74L
22、S85的真值的真值表如表表如表2.2.3所示，逻辑所示，逻辑功能示意图和引脚图分功能示意图和引脚图分别如图别如图2.2.6（a）和）和2.2.6（b）所示。其中，）所示。其中，A3A2A1A0和和B3B2B1B0是是2个个4位二进制数的输入端，位二进制数的输入端，IA B、IA B、IA=B是级联输是级联输入端，入端，FA B、FA B、FA=B是比较结果输出端。是比较结果输出端。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路2.2.数值比较器的级联扩展数值比较器的级联扩展 如果只
23、用一块数值比较器如果只用一块数值比较器74LS85对两个对两个4位二进制数进行比较，级位二进制数进行比较，级联输入端联输入端IAB、IA B应接应接0，IA=B应接应接1。用两块。用两块4位数值比较器位数值比较器74LS85串串接级联扩展构成的接级联扩展构成的8位数值比较器，如图位数值比较器，如图2.2.7所示。对于两个所示。对于两个8位二进位二进制数，若高制数，若高4位二进制数相同，则它们的大小应由低位二进制数相同，则它们的大小应由低4位二进制数的比位二进制数的比较结果确定。因此，低较结果确定。因此，低4位数值比较器的输出端应分别与高位数值比较器的输出端应分别与高4位数值比位数值比较器的级联
24、输入端较器的级联输入端IAB、IA B、IA=B对应连接。对应连接。同理可级联扩展构成同理可级联扩展构成12位、位、16位或更多位数的数值位或更多位数的数值比较器。比较器。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路3.3.数值比较器应用举例数值比较器应用举例 例例2.2.2 设设2个物理量经检测处理后转换为个物理量经检测处理后转换为2个个4位二进制数位二进制数A和和B，试设计一个比较判别电路。要求：当试设计一个比较判别电路。要求：当A B时，时，LED红色指示灯亮；红色指示灯亮；当当A B时，时，LED黄色指示灯亮；当黄色指示灯亮；当A=B时，时，LED绿
25、色指示灯亮。绿色指示灯亮。解：解：依据设计要求，设计依据设计要求，设计比较判别电路如图比较判别电路如图2.2.8所所示。为减轻数值比较器示。为减轻数值比较器74LS85的负荷、提升驱动能的负荷、提升驱动能力、安全工作，比较结果力、安全工作，比较结果输出输出FA B、FA B、FA=B分分别通过一别通过一74LS03（四（四2输输入）与非门（入）与非门（OC门）与门）与LED指示灯相连。由工作指示灯相连。由工作电源电源VCC=5V，取，取LED指指示灯正向导通压降为示灯正向导通压降为2 V、工作电流为工作电流为10mA，进行，进行估算，取上拉电阻估算，取上拉电阻R=330。2.2 常用组合逻辑功
26、能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路在数字系统中，将某特定信息用若干二进制代码或二在数字系统中，将某特定信息用若干二进制代码或二十进制代码或特定代码表示的过程称为编码，能实现十进制代码或特定代码表示的过程称为编码，能实现编码功能的器件称为编码器。编码功能的器件称为编码器。从逻辑功能的特点可将编码器分为普通编码器和优从逻辑功能的特点可将编码器分为普通编码器和优先编码器。普通编码器在任何时候只允许一个编码输入先编码器。普通编码器在任何时候只允许一个编码输入信号有效，否则输出会发生混乱。优先编码器允许同时信号有效，否则输出会发生混乱。优先编码器允许同时输入两个以上的有效编码信号
27、。当同时输入几个有效编输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。其中优先权最高的一个进行编码。编码器的输入、输出有效信号可以是原码，也可以编码器的输入、输出有效信号可以是原码，也可以是反码。是反码。编码器编码器2.2.32.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路1.1.3位二进制普通编码器位二进制普通编码器可将可将N=2n个输入信号转换成个输入信号转换成n位二进制代码输出的逻辑电路，称位二进制代码输出的逻辑电路，称为二进制编码
28、器。故为二进制编码器。故3位二进制编码器也称为位二进制编码器也称为8线线3线编码器。普通线编码器。普通3位二进制编码器的真值表如表位二进制编码器的真值表如表2.2.4所示所示。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路由真值表，依据普通编码器的特点，由真值表，依据普通编码器的特点，8个输入信号在任何时候只个输入信号在任何时候只可能有一个有效，是相互排斥的。在真值表中，输入变量作为一个可能有一个有效，是相互排斥的。在真值表中，输入变量作为一个整体符号表示输入信号是低电平有效。因此，输出函数是为有效信整体符号表示输入信号是低电平有效。因此，输出函数是为有效信号
29、高电平号高电平1所对应的有效输入变量的逻辑加，有所对应的有效输入变量的逻辑加，有由式（由式（2.2.3）有）有8线线3线普通编码器逻辑功能示意线普通编码器逻辑功能示意图，如图图，如图2.2.9所示。所示。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路2.2.优先编码器优先编码器常用的集成优先常用的集成优先编码器有编码器有8线线3线（线（3位二进制）优先编码位二进制）优先编码器器74LS148和和10线线4线（二十进制）优线（二十进制）优先编码器先编码器74LS147。其中，其中，74LS148的真的真值表如表值表如表2.2.5所示，所示，逻辑功能示意图和引逻辑
30、功能示意图和引脚图分别如图脚图分别如图2.2.10（a）和）和2.2.10（b）所）所示。示。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用8个输入信号个输入信号 和和3个输出信号个输出信号 作为一个整体符号表示低作为一个整体符号表示低电平有效。且电平有效。且8个输入信号个输入信号 中的中的 优先权最高，其余按下标序号优先权最高，其余按下标序号大小依次次之，大小依次次之，的优先权最低。也就是说，当的优先权最低。也就是说，当
31、 时，其余输入信时，其余输入信号不起作用，电路只对号不起作用，电路只对 进行编码，输出进行编码，输出 。其余类推。其余类推。07II 20YY 07II 7I0I70I 7I210000Y YY 是输入选通控制信号，低电平有效。当是输入选通控制信号，低电平有效。当 时，所有输出端时，所有输出端均被封锁，无论有没有编码输入信号，输出信号均被封锁，无论有没有编码输入信号，输出信号 ，没有有效，没有有效编码信号输出。只有当编码信号输出。只有当 时，编码器才能有效进行正常编码工作。时，编码器才能有效进行正常编码工作。ST1ST 210111Y YY 0ST 是选通输出信号，是选通输出信号，是扩展输出信
32、号，两者都是低电平有效，可是扩展输出信号，两者都是低电平有效，可以用来扩展编码器功能。以用来扩展编码器功能。SYEXY当当 、且、且 （无有效编码输入信号）时，才有（无有效编码输入信号）时，才有 。因。因此，此，表示编码器虽处于工作状态，但没有有效编码信号输入。表示编码器虽处于工作状态，但没有有效编码信号输入。0ST 071II 0SY 0SY 当当 、且、且 中有任何一个为有效低电平时中有任何一个为有效低电平时，则，则 。因。因此，此，表示编码器虽处于工作状态，并且有有效编码信号输入。表示编码器虽处于工作状态，并且有有效编码信号输入。0ST 07II 0EXY 0EXY 第2章 组合逻辑电路
33、2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用10线线4线（二十进制）优先编码器线（二十进制）优先编码器74LS147的逻辑功能示意的逻辑功能示意图如图图如图2.2.11所示。图中，所示。图中，9个输入信号个输入信号 （为隐含输入信号）为隐含输入信号）和以和以BCD反码形式输出的反码形式输出的4个个 信号均为低电平有效。其工作信号均为低电平有效。其工作原理与原理与74LS148基本相同，不再赘述。基本相同，不再赘述。19II 9ID C B A、第2章 组合逻辑电路3.编码器的级联扩展编码器的级联扩展 2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用用两块用两块8线线
34、3线优先编码器线优先编码器74LS148串接级联扩展构成的串接级联扩展构成的16线线4线优先编码器，如图线优先编码器，如图2.2.12所示。图中将高位块选通输所示。图中将高位块选通输出端出端 接至低位块选通输入端接至低位块选通输入端 。当高位块。当高位块 8个输入信个输入信号中有号中有1个为有效信号个为有效信号0时，则高位块的时，则高位块的 、，从而使，从而使低位块选通输入端低位块选通输入端 ，则低位块未被选通、所有输出端被，则低位块未被选通、所有输出端被封锁、封锁、。此时，扩展后编码器的总输出。此时，扩展后编码器的总输出 仅取仅取决于高位块的扩展输出信号决于高位块的扩展输出信号 和和 的输出
35、。当高位块的输出。当高位块 8个输入信号全为无效信号个输入信号全为无效信号1时，则该块的时，则该块的 、，从而，从而使低位块选通输入端使低位块选通输入端 ，则低位块正常工作，扩展后编码，则低位块正常工作，扩展后编码器的总输出器的总输出 仅取决于高位块的扩展输出信号仅取决于高位块的扩展输出信号 和低位和低位块块 的输出信号。的输出信号。SYST815II S1Y 0EXY 1ST 210111Y Y Y 3210Y Y Y YEXY210Y Y Y815II S0Y 1EXY 0ST 3210Y Y Y YEXY210Y Y Y第2章 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功
36、能器件及应用第2章 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用例如，当输入信号例如，当输入信号 为为11011111 时，查表时，查表2.2.5可知，高位块的可知，高位块的 、输出、输出 ，低位块的输出端，低位块的输出端被封锁（低位片的被封锁（低位片的 ），因此总输出），因此总输出 。S1Y 0EXY 210010Y Y Y 150II 210111Y Y Y 32100010Y Y Y Y 又例如，当输入信号又例如，当输入信号 为为11111111 11101111时，查表时，查表2.2.5可知，高位块的可知，高位块的 、输出、输出 ，低位块的，低位块的 、处于
37、正常工作状态、处于正常工作状态、（低位片的（低位片的 ），因此总输），因此总输出出 。S0Y 1EXY 210111Y Y Y 150II 210011Y Y Y 32101011Y Y Y Y 0ST 第2章 组合逻辑电路4.4.优先编码器应用举例优先编码器应用举例 例例2.2.3 2.2.3 为监测一为监测一10m10m高水箱内水位的变化情况，试设高水箱内水位的变化情况，试设计一分辨率不大于计一分辨率不大于1m1m的自动监测数显系统的原理框图。的自动监测数显系统的原理框图。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路 解：解：依据设计要求，可在水箱内水位
38、从依据设计要求，可在水箱内水位从1m至至9m高程，每隔高程，每隔1m1m安装安装一个监测探头，要求探头输出信号低电平有效。探头的输出信号经一个监测探头，要求探头输出信号低电平有效。探头的输出信号经10线线4线（二十进制）优先编码器线（二十进制）优先编码器74LS147将将9个二进制输入信号按优先个二进制输入信号按优先次序编制为与十进制数对应的次序编制为与十进制数对应的8421BCD码反码形式输出，取反后输入七码反码形式输出，取反后输入七段显示译码驱动器段显示译码驱动器74LS48（或（或4511），经限流电阻驱动共阴极七段数码），经限流电阻驱动共阴极七段数码管，实现监测显示。当管，实现监测显示
39、。当9个输入信号均为无效信号个输入信号均为无效信号1 1时，参照表时，参照表2.2.5可知，可知，输出为输出为11111111，从而实现了对，从而实现了对 的隐含有效编码输出。设计的原理框图，的隐含有效编码输出。设计的原理框图，如图如图2.2.13所示。所示。00I 2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路译码是编码的逆过程。将输入的代码翻译成另一种代码的过程称为译译码是编码的逆过程。将输入的代码翻译成另一种代码的过程称为译码，具有译码功能的逻辑器件称为译码器。译码器是使用比
40、较广泛的组合码，具有译码功能的逻辑器件称为译码器。译码器是使用比较广泛的组合逻辑器件之一。常用的集成译码器有二进制译码器、二十进制译码器和逻辑器件之一。常用的集成译码器有二进制译码器、二十进制译码器和七段显示译码器等。七段显示译码器等。1.1.二进制译码器二进制译码器二进制译码器输入信号是一组二进制代码，输出信号是一组高、低二进制译码器输入信号是一组二进制代码，输出信号是一组高、低电平信号。若译码器有电平信号。若译码器有n个输入端，对应二进制则有个输入端，对应二进制则有2n个输出端，故又个输出端，故又称为称为n线线 2n线译码器。常用的二进制译码器有双线译码器。常用的二进制译码器有双2线线4线
41、译码器线译码器74LS139和和3线线8线译码器线译码器74LS138等。下面以等。下面以3线线8线译码器线译码器74LS138为例，为例，来说明二进制译码器的逻辑功能和应用。来说明二进制译码器的逻辑功能和应用。译码器译码器2.2.42.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路(1)3(1)3线线8 8线译码器线译码器74LS13874LS138的逻辑功能的逻辑功能 74LS138的的的真值表如表的真值表如表2.2.6所示，逻辑所示，逻辑功能示意图和引功能示意图和引脚图分别如图脚图分别如图2.2.14(a)和图和图2.2.14(b)所示。所示。2.2 常用组
42、合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用G1、为为3个选通控制端（使能端）。个选通控制端（使能端）。G1高电平有效，高电平有效，和和 分别作为一个整体符号表示低电平有效。当分别作为一个整体符号表示低电平有效。当G11、=0时，译码器被选通，处于译码工作状态。否则，译码器被禁止。时，译码器被选通，处于译码工作状态。否则，译码器被禁止。由图由图2.2.14（a）可知，）可知，。合理应用使能控制信号。合理应用使能控制信号EN，可以扩展译
43、码器的逻辑功能。，可以扩展译码器的逻辑功能。2AG2BG2AG2BG2AG2BG12A2BENGGG A2、A1、A0为为3个二进制代码输入信号。作为对应每一组输入个二进制代码输入信号。作为对应每一组输入信号的译码地址，信号的译码地址，A2A1A0又称为地址码。就是说，对于译码地址输又称为地址码。就是说，对于译码地址输入端入端A2、A1、A0的每一组二进制代码输入，都能译成在对应输出端的每一组二进制代码输入，都能译成在对应输出端输出的有效低电平信号输出的有效低电平信号0。第2章 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用8个输出信号个输出信号 ，分别作为一个整体符
44、号表示低电平有效。，分别作为一个整体符号表示低电平有效。由表由表2.2.6所示所示74LS138的真值表，当的真值表，当G11、=0时，有时，有70YY 、2AG2BG第2章 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用可见，可见，74LS138的的8个输出个输出 包括了包括了3个输入变量个输入变量A2、A1、A0所能组合的全部最小项的非。而任何一个逻辑函数都可变换为最所能组合的全部最小项的非。而任何一个逻辑函数都可变换为最小项之和的标准与小项之和的标准与或式，所以说，用或式，所以说，用74LS138和门电路可以实现和门电路可以实现所有所有3变量的组合逻辑函数。这也
45、就是说，用变量的组合逻辑函数。这也就是说，用n变量译码器加上输出变量译码器加上输出门电路，就能获得任何形式的输入变量不大于门电路，就能获得任何形式的输入变量不大于n的组合逻辑函数。的组合逻辑函数。70YY 第2章 组合逻辑电路(2)74LS138应用举例应用举例 例例2.2.4 2.2.4 试用温度感应器、烟雾感应器、紫外光感应试用温度感应器、烟雾感应器、紫外光感应器器3 3种不同类型的火灾探测器，为某旅馆设计一火灾报警种不同类型的火灾探测器，为某旅馆设计一火灾报警系统中的单元电路。为了防止误报，要求只有当两种或系统中的单元电路。为了防止误报，要求只有当两种或两种以上的探测器发出报警信号时，报
46、警单元电路才产两种以上的探测器发出报警信号时，报警单元电路才产生有效报警信号。（用生有效报警信号。（用74LS13874LS138和门电路实现）和门电路实现）2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路 解：解：依据设计要求，依据设计要求，取取A、B、C分别表示温分别表示温度感应器、烟雾感应器、度感应器、烟雾感应器、紫外光感应器紫外光感应器3种火灾探种火灾探测器的报警信号，高电测器的报警信号，高电平有效；令平有效；令F为报警单元为报警单元电路的报警信号，高电电路的报警信号，高电平有效。则有逻辑功能平有效。则有逻辑功能真值表，如表真值表，如表2.2.7所示。所
47、示。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路在使能控制信号在使能控制信号G11、=0时，由表时，由表2.2.7并依并依74LS138和和74LS20输出变量表达式，变换为输出变量表达式，变换为与非与非与非与非形式，有形式，有2AG2BG 依据上述表达式，依据上述表达式，有报警单元电路示意图，有报警单元电路示意图，如图如图2.2.15所示。所示。2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路 例例2.2.5 试用试用3线线8线译码器线译码器74LS138构成构成1路路8路反路反码或原码输出的数据分配器。码或原码输出的数据分
48、配器。解：解：所谓数据分配器是指能将从一个数据源输入的数据所谓数据分配器是指能将从一个数据源输入的数据(D)根据地址码分时分配到多个不同输出通道根据地址码分时分配到多个不同输出通道()()中的逻辑中的逻辑电路。依据电路。依据74LS138的表达式用的表达式用74LS138构成的，构成的，1 1路路8 8路反码输出的和原码输出的数据分配器，分别如图路反码输出的和原码输出的数据分配器，分别如图2.2.16（a）和图）和图2.2.16(b)所示。所示。iY2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用第2章
49、 组合逻辑电路2.2 常用组合逻辑功能器件及应用常用组合逻辑功能器件及应用(3)74LS138的级联扩展的级联扩展 用两块用两块74LS138级联扩展构成的级联扩展构成的4线线16线译码器，如图线译码器，如图2.2.17所示。当选通输入（使能）端所示。当选通输入（使能）端 时，译码器被禁止，时，译码器被禁止，高位块高位块74LS138（2）和低位块）和低位块74LS138（1）两块译码器都不工）两块译码器都不工作，输出作，输出 都为无效高电平都为无效高电平1。在。在 的前提条件下，译的前提条件下，译码器工作。这时，如果输入变量码器工作。这时，如果输入变量A3=0，则高位块的使能控制信号，则高位
50、块的使能控制信号G10、高位块被禁止，输出、高位块被禁止，输出 都为无效高电平都为无效高电平1；低位块；低位块被选通，输出被选通，输出 由输入二进制代码由输入二进制代码A2A1A0决定，对应输出有决定，对应输出有效低电平效低电平0。这时，如果输入变量。这时，如果输入变量A3=1，则低位块的使能控制信，则低位块的使能控制信号号 1、低位块被禁止，输出、低位块被禁止，输出 都为无效高电平都为无效高电平1；高位；高位块被选通，输出块被选通，输出 由输入二进制代码由输入二进制代码A2A1A0决定，对应输决定，对应输出有效低电平出有效低电平0。从而实现了。从而实现了4线线16线译码器的功能。线译码器的功
