1、(微机原理)第五章 存储器系统不同的存储原理不同的存储原理双极型：双极型：MOS型型掩膜掩膜ROM 一次性可编程一次性可编程PROM紫外线可擦除紫外线可擦除EPROM 电可擦除电可擦除E2PROM 快闪存储器快闪存储器FLASH易失性易失性 存储器存储器非易失性非易失性存储器存储器静态静态SRAM 动态动态DRAM存取速度快，但集成度低，一般用于大存取速度快，但集成度低，一般用于大型计算机或高速微机的型计算机或高速微机的Cache；速度较快，集成度较低，速度较快，集成度较低，一般用于对速度要求高、一般用于对速度要求高、而容量不大的场合（而容量不大的场合（Cache）集成度较高但存取速度较集成度
2、较高但存取速度较低，一般用于需较大容量低，一般用于需较大容量的场合（主存）。的场合（主存）。半导体半导体存储器存储器磁介质存储器磁介质存储器 磁带磁带、软磁盘、硬磁盘软磁盘、硬磁盘光介质存储器光介质存储器 只读型、一次写入型、多次写入型只读型、一次写入型、多次写入型 2023-1-302/54不同的读写策略不同的读写策略数据访问方式数据访问方式并行存储器并行存储器(Parallel Memory)串行存储器串行存储器(Serial Memory)数据存取顺序数据存取顺序 随机存取随机存取（直接存取）（直接存取）可按地址随机访问；可按地址随机访问；访问时间与地址无关；访问时间与地址无关；顺序存取
3、顺序存取(先进先出先进先出)FIFO、队列、队列(queue)堆栈存储堆栈存储先进后出先进后出(FILO)/后进先出后进先出(LIFO)；向下生成和向上生成；向下生成和向上生成；实栈顶实栈顶(堆栈指针堆栈指针SP)；2023-1-303/54堆栈的生成方式堆栈的生成方式2023-1-304/54静态静态RAM芯片的引脚特性芯片的引脚特性 6264 VCC WE CE2 A8 A9 A11 OE A10 CE1 I/O7 I/O6 I/O5 I/O4 I/O3 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17
4、 16 15 NC A12 A7 A6 A5 A4 A3 A2 A1 A0 I/O0 I/O1 I/O2 GND A0A12 I/O0I/O12 CE1 CE2 WE OE 地址线 双向数据线 片选线1 片选线2 写允许线 读允许线 从三总线的角度看：从三总线的角度看：1.地址线数目地址线数目A、数据、数据线数目线数目D与芯片容量与芯片容量（MN）直接相关：）直接相关：2A=MD=N2.控制信号应包括：控制信号应包括：片选信号和读片选信号和读/写信号写信号所以，所以，6264容量：容量：21388K8可见可见6264为为RAM芯片芯片75/422023-1-305/54 产品出厂时存的全是产品
5、出厂时存的全是1，用，用户可一次性写入，即把某些户可一次性写入，即把某些1改为改为0。但只能。但只能一次编程一次编程。存储单元多采用存储单元多采用熔丝熔丝低低熔点金属或多晶硅。写入时熔点金属或多晶硅。写入时设法在熔丝上通入较大的电设法在熔丝上通入较大的电流将熔丝烧断。流将熔丝烧断。编程时编程时VCC和和字线电压提高字线电压提高可编程只读存储器可编程只读存储器PROM2023-1-306/54紫外线可擦除紫外线可擦除ROM(UVEPROM)擦除：用紫外线或擦除：用紫外线或X射线射线擦除。需擦除。需2030分钟。分钟。缺点：需要两个缺点：需要两个MOS管；管；编程电压偏高；编程电压偏高；P沟道管的
6、沟道管的开关速度低。开关速度低。浮栅上电荷可长期保存浮栅上电荷可长期保存在在125环境温度下，环境温度下，70%的电荷能保存的电荷能保存10年以上。年以上。2023-1-307/54写入（写写入（写0）擦除（写擦除（写1）读出读出 特点：擦除和写入均利用隧道效应。特点：擦除和写入均利用隧道效应。浮栅与漏区间的氧化物层极薄（浮栅与漏区间的氧化物层极薄（20纳米以下），纳米以下），称为隧道区。当隧道区电场大于称为隧道区。当隧道区电场大于107V/cm时隧道时隧道区双向导通。区双向导通。电可擦除的电可擦除的ROM(EEPROM)2023-1-308/54快闪存储器快闪存储器(Flash Memory
7、)（1）写入利用雪崩注入法。）写入利用雪崩注入法。源极接地；漏极接源极接地；漏极接6V；控制；控制栅栅12V脉冲，宽脉冲，宽10 s。（2）擦除用隧道效应。）擦除用隧道效应。控制栅接地；源极接控制栅接地；源极接12V脉脉冲，宽为冲，宽为100ms。因为片内。因为片内所有叠栅管的源极都连在所有叠栅管的源极都连在一起，所以一个脉冲就可一起，所以一个脉冲就可擦除全部单元。擦除全部单元。（3）读出：源极接地，字线为）读出：源极接地，字线为5V逻辑高电平。逻辑高电平。2023-1-309/54半导体存储芯片的主要技术指标半导体存储芯片的主要技术指标一一存储容量存储容量二二存取速度存取速度三三功耗功耗四四
8、可靠性可靠性 五五工作电源电压、工作温度范围、可编程工作电源电压、工作温度范围、可编程存储器的编程次数存储器的编程次数、成本、成本注意存储器的容量以注意存储器的容量以字节（字节（B B）为单位，为单位，而存储芯片的容量以而存储芯片的容量以位（位（b b）为单位。为单位。即存取时间，以即存取时间，以nsns为单位，也可用存取时间为单位，也可用存取时间TaTa、存取周期、存取周期TmTm和存储器带宽和存储器带宽BmBm等表示。等表示。可用可用平均故障间隔时间平均故障间隔时间来衡量来衡量以以mW/mW/芯片芯片或或W/W/单元单元为单位为单位2023-1-3010/54存储容量单位存储容量单位1 k
9、ilobyte KB=1000(103)Byte 1 megabyte MB=1 000 000(106)Byte 1 gigabyte GB=1 000 000 000(109)Byte 1 terabyte TB=1 000 000 000 000(1012)Byte 23.32=102102202302023-1-3011/54现代计算机的四级存储结构：现代计算机的四级存储结构：寄存器寄存器 Cache 主存主存 辅存辅存CPU内部高内部高速电子线路速电子线路(如触发器如触发器)一级：在一级：在CPU内部内部二级：在二级：在CPU外部外部 一般为静态随一般为静态随机存储器机存储器SRAM
10、。一般为半导体存储器，也称为短期存一般为半导体存储器，也称为短期存储器；解决读写储器；解决读写速度速度问题；问题；包括磁盘（中期存储包括磁盘（中期存储器）、磁带、光盘器）、磁带、光盘（长期存储）等；（长期存储）等；解决存储解决存储容量容量问题；问题；其中：其中：cache-主存结构解决主存结构解决高速度与低成本高速度与低成本的矛盾；的矛盾；主存主存-辅存结构利用虚拟存储器解决辅存结构利用虚拟存储器解决大容量与低成本大容量与低成本的矛盾；的矛盾；2023-1-3012/54现代计算机中的多级存储器体系结构现代计算机中的多级存储器体系结构寄存器组寄存器组 特点：读写速度快但数量较少；其数量、长度以
11、及使用方法特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。会影响指令集的设计。组成：一组彼此独立的组成：一组彼此独立的Reg，或小规模半导体存储器。，或小规模半导体存储器。RISC：设置较多：设置较多Reg，并依靠编译器来使其使用最大化。，并依靠编译器来使其使用最大化。Cache高速小容量高速小容量(几十千到几兆字节几十千到几兆字节)；借助硬件管理对程序员透明；借助硬件管理对程序员透明；命中率与失效率；命中率与失效率；主（内）存主（内）存 编址方式：字节编址编址方式：字节编址 信息存放方式：大信息存放方式：大/小端系统、对齐方式小端系统、对齐方式辅（外）存辅（外）存 信
12、息以文件信息以文件(file)的形式存放，按块为单位进行存取。的形式存放，按块为单位进行存取。虚拟存储技术虚拟存储技术2023-1-3015/54cache的的功效功效设设cache 的存取时间为的存取时间为tc，命中率为，命中率为h，主存的存取，主存的存取时间为时间为tm，则平均存取时间，则平均存取时间：ta=tc h+(tc+tm)(1-h)【例【例5.1】某微机存储器系统由一级某微机存储器系统由一级cache 和主存组成。已和主存组成。已知主存的存取时间为知主存的存取时间为80 ns，cache 的存取时间为的存取时间为6 ns，cache的命中率为的命中率为85%，试求该存储系统的平均
13、存取时间。，试求该存储系统的平均存取时间。ta=6 ns85%+(6+80)ns(1-85%)=5.1+12.9=18 ns cache命中率与命中率与其其大小、替换算法、程序特性等因素有关。大小、替换算法、程序特性等因素有关。cache未命中时未命中时CPU还需要访问主存，反而延长了存取时间。还需要访问主存，反而延长了存取时间。2023-1-3016/54存储芯片的选择存储芯片的选择一一 确定类型确定类型 根据不同应用场合的特点确定采用何种类型的芯片，如考根据不同应用场合的特点确定采用何种类型的芯片，如考虑选用虑选用SRAM还是还是DRAM，是否需要，是否需要E2PROM、FLASH等等；等
14、等；确定具体型号及数量确定具体型号及数量根据容量、价格、速度、功耗等要求确定芯片的具体型号和数量根据容量、价格、速度、功耗等要求确定芯片的具体型号和数量思考：若要求扩展思考：若要求扩展64K容量的内存，以下几种选择哪种最优？容量的内存，以下几种选择哪种最优？64K*1的芯片数量的芯片数量N(64K*8)/(64K*1)1*8片片;8K*8的芯片数量的芯片数量N(64K*8)/(8K*8)8*1片；片；16K*4的芯片数量的芯片数量N(64K*8)/(16K*4)4*2片；片；显然，芯片的显然，芯片的种类和数量种类和数量应越少越好；在芯片数量相同应越少越好；在芯片数量相同的情况下应考虑总线的负载
15、能力和系统连接的复杂性。的情况下应考虑总线的负载能力和系统连接的复杂性。从总线负载和系统连接来看，第一种选择较好。从总线负载和系统连接来看，第一种选择较好。17/422023-1-3017/54内（主）存储器的基本结构内（主）存储器的基本结构存储芯片存储芯片存储模块存储模块存储体存储体 进行进行位扩展位扩展 以实现按字节编以实现按字节编址的结构址的结构 进行进行字扩展字扩展 以满足总容量以满足总容量的要求的要求存储体、地址译码、存储体、地址译码、数据缓冲和读写控制数据缓冲和读写控制 位扩展位扩展：因每个字的位数不够而扩展数据输出线的数目；：因每个字的位数不够而扩展数据输出线的数目；字扩展字扩展
16、：因总的字数不够而扩展地址输入线的数目，所以也称因总的字数不够而扩展地址输入线的数目，所以也称为地址扩展；为地址扩展；并行存储器、多端口并行存储器、多端口存储器、相联存储器等存储器、相联存储器等2023-1-3018/54存储芯片的位扩展存储芯片的位扩展64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/O64K*1I/OA0 A15R/WCSD0D7等效为等效为64K*8A0 A15D0 D7R/WCS用用64K1bit的芯片扩展实现的芯片扩展实现64KB存储器存储器 进行位扩展时，模块中所有芯片的进行位扩展时，模块中所有芯片的地址线
17、和控制线互连地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的形成整个模块的地址线和控制线，而各芯片的数据线并列（位数据线并列（位线扩展）线扩展）形成整个模块的数据线（形成整个模块的数据线（8bit宽度）。宽度）。19/422023-1-3019/54存储芯片的字扩展存储芯片的字扩展用用8K8bit的芯片扩展实现的芯片扩展实现64KB存储器存储器64K*8A0 A15D0 D7R/WCS等效为等效为A0 A12R/WD0 D764K*1D0764K*1D0764K*1D0764K*1D0764K*1D0764K*1D0764K*1D07CS1 CS1 8K*8D07CS 3-8译译码码
18、器器Y0Y1Y7A13 A14 A15 进行字扩展时，模块中所有芯片的进行字扩展时，模块中所有芯片的地址线、控制线和数地址线、控制线和数据线互连据线互连形成整个模块的低位地址线、控制线和数据线形成整个模块的低位地址线、控制线和数据线，CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线片的选择线 片选线片选线。2023-1-3020/54存储芯片的字、位同时扩展存储芯片的字、位同时扩展用用16K4bit的芯片扩展实现的芯片扩展实现64KB存储器存储器16K*416K*4A0 A13R/WD0 D3D4 D724译码器译码器A15A
19、14CS64K*8A0 A15D0 D7R/WCS等效为等效为16K*416K*416K*416K*416K*416K*4 首先对首先对芯片芯片分组进分组进行位扩展行位扩展，以实现按字以实现按字节编址；节编址；其次设其次设计个芯片组计个芯片组的的片选进行片选进行字扩展字扩展，以，以满足容量要满足容量要求；求；2023-1-3021/54两级物理地址译码方案两级物理地址译码方案读读/写控制信号、数据写控制信号、数据宽度指示信号、传送宽度指示信号、传送方式指示信号，等方式指示信号，等2023-1-3022/54 假设某系统地址总线宽度为假设某系统地址总线宽度为20 bit，现需要将，现需要将0C0
20、000H 0CFFFFH地址范围划分为地址范围划分为8个同样大小的地址空间，提个同样大小的地址空间，提供给总线上的供给总线上的8个模块，试设计相应的译码电路。个模块，试设计相应的译码电路。模块模块A19 A16A15A14A13A12A0地址空间地址空间(范围范围)1100000111111111111100000000000000C1FFFH0C0000H1100001111111111111100000000000000C3FFFH0C2000H1100010111111111111100000000000000C5FFFH0C4000H11000111111111111111000000
21、00000000C7FFFH0C6000H1100100111111111111100000000000000C9FFFH0C8000H1100101111111111111100000000000000CBFFFH0CA000H1100110111111111111100000000000000CDFFFH0CC000H1100111111111111111100000000000000CFFFFH0CE000H全译码电全译码电路的实现路的实现部分译码方式部分译码方式 最高段地址不最高段地址不参与译码，将会参与译码，将会因此存在因此存在地址重地址重叠叠，且模块，且模块地址地址不连续不连续。2
22、5/422023-1-3025/54线线译译码码方方式式 需较多选择线，需较多选择线，且同样存在且同样存在地址重地址重叠叠，且模块，且模块地址不地址不连续连续。只有一个片选有效只有一个片选有效（为（为0）。）。A19 A13A12 A0地址空间地址空间(范围范围)XXXXXX011111111111110000000000000？XXXXX1X11111111111110000000000000？XXXX0XX11111111111110000000000000？1XXXXXX11111111111110000000000000？思考：试写出思考：试写出各芯片占用的各芯片占用的地址空间。地址空
23、间。2023-1-3026/5474LS1383-8译码器2 1 8HA Y0B Y1C Y2 G1 Y3 Y4 G2A Y5 Y6G2B Y7 00010&A3A4A5+5VA6A7A8A9AENIORIOW&端口译码电路练习练习:分析图中分析图中74LS13874LS138各输出端的译码各输出端的译码地址范围。地址范围。2023-1-3027/54三种译码方式的比较三种译码方式的比较一一全译码全译码 系统所有地址线全部都应该参与译码：系统所有地址线全部都应该参与译码：低段低段地址线应直接接在模块上，地址线应直接接在模块上，寻址模块内单元寻址模块内单元；中段中段地址线译码后产生片选信号地址线译码后产生片选信号区分不同模块区分不同模块；高段高段地址线可用作片选信号有效的地址线可用作片选信号有效的使能控制使能控制；二二部分译码部分译码 高高段地址信号不参与译码，会造成地址空间的段地址信号不参与译码，会造成地址空间的重叠及不连续重叠及不连续。三三线译码线译码 电路结构简单，但系统必须保证参与电路结构简单，但系统必须保证参与片选的地址线不能同时为片选的地址线不能同时为有效电平有效电平；同部分译码法一样，因为有地址信号不参与译码，也存在同部分译码法一样，因为有地址信号不参与译码，也存在地址地址重叠及不连续重叠及不连续的问题；的问题；2023-1-3028/54
