1、15.4 寄存器和移位寄存器p 概述概述74LS191:四位二进四位二进制加制加/减法计数器减法计数器74LS73:JK触发器触发器74LS154:4线线-16线译码器线译码器NE555:定时器定时器流水灯流水灯15.4 寄存器和移位寄存器p 概述概述p 知识点回顾知识点回顾15.4 寄存器和移位寄存器输入信号次态Q n+101D 触发器的特点：只要向触发器送入一个CP，可将输入数据D存入触发器 CP 过后，触发器将存储该数据，直到下一个CP到来时为止。CP n+1p 寄存器的概念寄存器的概念寄存器寄存器：寄存器是数字系统常用的逻辑部件，它用来存放数据或指令等。它由触发器和门电路组成。功能功能
2、:接收、存放和清除数码的功能。构成构成:一个触发器可以存储1位二进制代码。15.4 寄存器和移位寄存器p 寄存器的分类寄存器的分类 基本寄存器15.4 寄存器和移位寄存器只能并行送入数据，需要时也只能并行输出。CP 寄存指令寄存指令清零清零 移位寄存器数据可以在移位脉冲作用下依次逐位右移或左移。p 寄存器的分类寄存器的分类 根据数据传输方式并行输入、并行输出并行输入、串行输出串行输入、串行输出15.4 寄存器和移位寄存器串行输入、并行输出p 单向移位寄存器单向移位寄存器特点：特点：由4个上升沿触发的D触发器构成；各级触发器在同一时钟沿作用下翻转；每级触发器输出端接到下一级的输入端15.4 寄存
3、器和移位寄存器CP Q n+1 =Q n Q n+1 =DQ n+1 =Q n Q n+1 =Q n p 单向移位寄存器单向移位寄存器15.4 寄存器和移位寄存器并行输出 DCP左移寄存器状态转移表左移寄存器状态转移表p 单向移位寄存器单向移位寄存器15.4 寄存器和移位寄存器左移寄存器波形图左移寄存器波形图1 2 3 4 5 6 7 8p 单向移位寄存器单向移位寄存器15.4 寄存器和移位寄存器CP p 双向移位寄存器双向移位寄存器15.4 寄存器和移位寄存器R CDQQ&CPRDQ0R CDQQ&Q1R CDQQ&Q2R CDQQ&Q3111右移输入右移输入左移输入左移输入DSR控制控制X
4、DSLX=1右移右移;X=0左移左移 n Q n+1 =n Q n+1 =n Q n+1 =SL Q n+1 =p 双向移位寄存器双向移位寄存器15.4 寄存器和移位寄存器 n Q n+1 =n Q n+1 =n Q n+1 =SL Q n+1 =1Q n+1 =Q n+1 =Q n+1 =Q n+1 =0Q n+1 =Q n+1 =Q n+1 =Q n+1 =SL 数码右移数码右移数码左移数码左移p 中规模移位寄存器中规模移位寄存器15.4 寄存器和移位寄存器D CRQ0&D CRQ1D CRQ2D CRQ3&111CPDSRS1S0D0D1D2D3DSLCRp 中规模移位寄存器中规模移位寄
5、存器15.4 寄存器和移位寄存器74LS 194CRDSRD0 D1 D2 D3 DSLGNDVCCQ0 Q1 Q2 Q3 CPS1S0CRCPDSRQ0Q1Q3Q2D0D1D2D3S0S1清零右移串行输入左移串行输入并行输入端输出端控制信号p 中规模移位寄存器中规模移位寄存器15.4 寄存器和移位寄存器功能清零CR控制信号串行输入时时钟钟CP 并行输入输 出S1S0DSRDSLD0D1D2D374LS194功能表清零X X X X X X X X X置数X X 右移 X X X X X Q nQ nQ n左移 X X X X XQ nQ nQ n 保持 X XX X X X XQ nQ nQ
6、 n Q n p 中规模移位寄存器中规模移位寄存器15.4 寄存器和移位寄存器移位寄存器的应用：数据寄存（并入并出）多位数据共信道传输（并入串出）共信道传输数据接收（串入并出）信号延迟（串入串出）p 中规模移位寄存器中规模移位寄存器15.4 寄存器和移位寄存器串行-并行转换1CRCPDSRQ0Q1Q3Q2D0D1D2D3S0S1Q0Q1Q2Q3CRCPDSR1Q0Q1Q2Q4Q5Q6Q3D0D1D2D3S1S0CRCP011串行输入串行输入D0D1D2D3D4D5D6并行输出并行输出15.4 寄存器和移位寄存器p 中规模移位寄存器中规模移位寄存器并行-串行转换串行输出串行输出CRCPDSRQ0
7、Q1Q3Q2D0D1D2D3S0S11CRCPDSR1Q0Q1Q2Q3D0D1D2D3S1S0CP0D0D1D4D5并行输入并行输入11D6D3D2&1G2G1启动启动p 概述概述15.5 时序逻辑电路的设计根据给定问题的逻辑要求来设计电路，力求使电路最简。小规模集成电路设计时序电路：小规模集成电路设计时序电路：触发器和逻辑门数最少；输入端口数最少。中规模集成电路设计时序电路：中规模集成电路设计时序电路：集成电路的数目和种类最少；相互间连线最少。p 同步时序电路设计步骤同步时序电路设计步骤15.5 时序逻辑电路的设计分析设计要求建立原始状态图、状态表对逻辑问题的正确理解；所有可能的情况都考虑进
8、来状态简化p 同步时序电路设计步骤同步时序电路设计步骤15.5 时序逻辑电路的设计分析设计要求建立原始状态图、状态表状态简化状态分配状态表中的各个状态按一定的规律赋予二进制代码，即状态编码状态编码。状态分配一般原则：状态分配一般原则：“次态相同，现态相邻”“同一现态，次态相邻”输出相同的状态代码相邻p 同步时序电路设计步骤同步时序电路设计步骤15.5 时序逻辑电路的设计分析设计要求建立原始状态图、状态表状态简化状态分配触发器选择确定激励函数、输出函数消除孤立状态画出电路图检查电路能否自启15.5 时序逻辑电路的设计p 例例15-2 15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的
9、1时，输出为1；否则，输出为0。建立状态图、状态表15.5 时序逻辑电路的设计p 例例15-2 15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。建立状态图、状态表S nS n+1简化状态表15.5 时序逻辑电路的设计p 例例15-2 15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。状态分配S nS n+1简化状态表编码后的状态表 15.5 时序逻辑电路的设计p 例例15-215-2选定触发器类型 输入现 态次 态激 励 函 数输出激励和输出函数表15.5 时序逻辑电路的设计p 例例15-2 15-2 设
10、计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。激励和输出函数表达式001001 11 1001 00J =x Q n 001001 11 10 K =x 15.5 时序逻辑电路的设计p 例例15-2 15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。激励和输出函数表达式001001 11 101 000J =x Q n 001001 11 10 K =x+Q n=x Q n 15.5 时序逻辑电路的设计p 例例15-2 15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。激
11、励和输出函数表达式001001 11 10000 00001F=x Q n Q n J CPKQQ1x1&CP&QQ22&FF11F1J CPK&FF215.5 时序逻辑电路的设计p 例例15-2 15-2 设计一个串行数据检测器。要求连续输入4个或4个以上的1时，输出为1；否则，输出为0。画电路图J =x Q n K =x J =x Q n =x Q n K F=x Q n Q n 15.5 时序逻辑电路的设计p 例例15-3 15-3 用JK触发器设计模6同步加法计数器。建立状态图、状态表S0=000,S1=001,S2=010,S3=011,S4=100,S5=10115.5 时序逻辑电
12、路的设计p 例例15-3 15-3 用JK触发器设计模6同步加法计数器。状态分配 现 态次 态激 励 函 数输出激励和输出函数表15.5 时序逻辑电路的设计p 例例15-3 15-3 用JK触发器设计模6同步加法计数器。求激励函数、输出函数001001 11 1010 00=Q n Q n Q n+Q n Q n 001001 11 1000 01=Q n Q n Q n+Q n Q n 15.5 时序逻辑电路的设计p 例例15-3 15-3 用JK触发器设计模6同步加法计数器。求激励函数、输出函数001001 11 1010 10=1 Q n+1 Q n 001001 11 1001 00=
13、Q n Q n 15.5 时序逻辑电路的设计p 例例15-3 15-3 用JK触发器设计模6同步加法计数器。电路能否自启=Q n Q n Q n+Q n Q n =Q n Q n Q n+Q n Q n =Q n=Q n Q n 现 态次 态 输出15.5 时序逻辑电路的设计p 例例15-3 15-3 用JK触发器设计模6同步加法计数器。画电路图FCP&Q3J CPKQ1R1J CPKQ2&2R1J CPKQ3RRD&3=Q n Q n ，K =Q n =Q n Q n ，K =Q n =1 ，K =1=Q n Q n p 异步时序电路设计异步时序电路设计15.5 时序逻辑电路的设计 异步与同
14、步时序逻辑电路的本质差异在于电路状态的改变方式 但是二者的设计方法和步骤基本相同 需要把触发器的时钟信号作为状态方程中的变量p 例例15-4 15-4 用JK触发器设计8421码异步5进制计数器15.5 时序逻辑电路的设计建立状态图、状态表S0=000,S1=001,S2=010,S3=011,S4=100p 例例15-4 15-4 用JK触发器设计8421码异步5进制计数器15.5 时序逻辑电路的设计状态分配 现 态次 态激 励 函 数异步五进制计数器激励表p 例例15-4 15-4 用JK触发器设计8421码异步5进制计数器15.5 时序逻辑电路的设计现 态次 态 有效时钟J CPK&2R
15、J CPKRJ CPKRQ3Q310CoQ1Q2RDCPQ1Q2Q3CP1 CP3CP1 CP3p 任意模值计数器设计15.5 时序逻辑电路的设计利用中规模 N 进制计数器来实现模为M 的计数器：当MN时，采用多个计数器级联的形式实现；当MN时，需跳跃N-M个状态返回初始状态 复位法（置零法）置位法（置数法）LDCTCT74LS161D3D2D1D0Q3Q2Q1Q0CPPTCRCOp 例例15-5 15-5 用复位法将74LS161连接成10进制计数器15.5 时序逻辑电路的设计当74LS161接收到10个CP脉冲后，要求：Q3 Q2 Q1 Q0=10100000LDCRCTCTCP74LS
16、161D3D2D1D0Q3Q2Q1Q0&Z01u1CPG2QG3PTQGCOp 例例15-6 15-6 用置位法将74LS161连接成10进制计数器15.5 时序逻辑电路的设计LDCTCTCP74LS161D3D2D1D0Q3Q2Q1Q01CPPT0011CR1COCR=1，LD=0当时：置数方案方案1：计数范围：0110-1111若实现：0000-1010，该如何处理？p 例例15-6 15-6 用置位法将74LS161连接成10进制计数器15.5 时序逻辑电路的设计LDCTCTCP74LS161D3D2D1D0Q3Q2Q1Q01CPPT0000CRCOCR=1，LD=0当时：置数方案方案2：&15.4 寄存器和移位寄存器p 总结总结 异步计数器的基本原理 74LS290 同步计数器的基本原理 74LS161 任意进制计数器的设计 Questions and answers
