1、C-V technology1MOS C-V technology顾 军 2023/5/9C-V technology2内容提纲一一 理想理想 MOSMOS结构结构C-VC-V特性特性二二 实际实际MOSMOS电容的电容的C-VC-V特性特性三三 高温准静态测可动电荷高温准静态测可动电荷四四 由脉冲高频由脉冲高频C-VC-V确定确定MOSMOS衬底中的衬底中的 掺杂剖面掺杂剖面N-WN-W 五五 脉冲高频脉冲高频C-tC-t法法六六 热电子发射技术热电子发射技术 七七 C-VC-V技术的应用技术的应用C-V technology3一 理想MOS结构C-V特性（一）理想高频C-V特性 1、MOS
2、结构示意图和高频等效电路 2、理论高频C-V曲线（二）理论低频C-V特性 1、理论低频C-V曲线 2、准静态甚低频C-V曲线 C-V technology41、理想MOS结构和高频等效电路SiO2V（a）MOS结构 n-SiMCoxCsc（b）MOS结构等效电路Csc1Cox1C1C-V technology5理论表达式Csc1Cox1C1V=Vox+s （3）Csc=q20 0s s2KT1/2P0（1e-us）n0（eus1）P0（e-usus1）n0（e us us1）1/2 （4）C-V technology6图2、理论的C-V特性 0.00E+002.00E-114.00E-116.
3、00E-118.00E-111.00E-101.20E-101.40E-10-5-4-3-2-1012345VC(pF)高频低频s0sCox，于是 C=Cmax=Cox/（1+Cox/Csc）=Cox （7）强积累的电容不随偏压变化，等于氧化层电容。见图2，V0时的C-V曲线。Csc=q2osN2KT12 eqs2KT （7）sEcEFEiEvs0时的能带示意图C-V technology10一 理想 MOS C-V 特性（续）EvEiEFEcss0时的能带示意图3 当当VCoxCD，则 CL =Cox，见图22准静态甚低频c-v曲线在极慢的斜坡电压下，MOS电容的位移电流iC为：ic=dQd
4、t=dQdV dVdt=CL （14）C-V technology13二 实际MOS电容的C-V曲线1.由MOS电容的最大值确定介质膜厚度 2.由高频MOS电容的最小值确定硅衬底掺杂浓度 3.金属半导体功函数差的影响 4.有效氧化物电荷Qox对CV曲线的影响 5.Si/SiO2界面陷阱对CV特性的影响2 C-V technology14 1）由由 CmaxCmax 确定介质膜厚度确定介质膜厚度 tox=A0ox/Cmax (15)2）CmaxCmax 测试误差误差 Cm=C/（1+R22C2）（16）01002003004005006007008009001000010020030040050
5、06007008009001000C(pF)Cm(pF)R=0ohmR=50ohmR=100ohmR=200ohmR=500ohmR=1000ohmR=0ohmR=50ohmR=100ohmR=200ohmR=500ohmR=1000ohm 图 3 以 R 为参变量的 CmC 曲线 1 由MOS电容的最大值确定介质膜厚度C-V technology152 由高频MOS电容的最小值确定硅衬底掺杂浓度 2)Cmin/Cox测试误差测试误差 a.串联电阻的影响(见图3）b.表面反型沟道影响 c.半导体中少子寿命的影响 d.漏电影响 e.测试环境影响 归一化最小电容可以表示为：CminCox=11+o
6、x stox 40sKT q2Nln(N ni)（18）最大的耗尽层宽度为：Wmax=stox/ox1/（Cmin/Cox）1 （19）1)由归一化最小电容由归一化最小电容Cmin/Cox确定确定N C-V technology16少子寿命对C-V特性的影响0100200300400500600700-6.00-4.00-2.00 0.002.004.006.00VC系列1系列2C-V technology173 金属半导体功函数差的影响 半导体的功函数WS和金属的功函数WM不相等，如WMWS，见下图5（a）。金属中的电子通过SiO2 移到半导体表面，其结果是半导体表面能带下弯见图5（b）。由
7、图5（a）可看出：VFB=（WM-WS）/qms 式中ms 是金属半导体功函数差。半导体的功函数WS可以用下式表示：WS=qEg/2（EFEi）真空能级 WM WS Ec Ec（EF）M （EF）S EF Ei Ei Ev Ev M n-Si M SiO2 n-Si （a）（b）图5 （a）金属与半导体的能带图 （b）WMWS时MOS 结构的能带图 C-V technology18氧化层中电荷示意图C-V technology194 有效氧化物电荷Qox对CV曲线的影响图 6（a）V0时存在Qox的能带图 （b）VVFB Qox/Cox时的能带图 1）有效氧化物电荷）有效氧化物电荷Qox对对C
8、V曲线的影响曲线的影响 Qox一般为正，它对Si表面的影响相当于在栅上加了一正电压，使Si表面能带弯曲s(见图6(a)。为了抵消Qox对Si表面的影响，需在栅上加一负压VFB使Si表面能带变平(见图6(b)。计入上述ms的影响，必须在栅上加一电压VFB平带电压。VFB=VFBVFB=-Qox/Cox +ms Nss=Qox/q =Cox/q（ms-VFB）（21）(a)(b)sEcEFEcEFEiEiEvEvQoxQoxQM=QoxC-V technology204 有效氧化物电荷Qox对CV曲线的影响2）SiO2中的可动电荷中的可动电荷Qm（如（如Na+，k+等）对等）对CV曲线的影响曲线的
9、影响可动电荷主要分布在SiO2的外表面。在高温，正电场（即BT）作用下，移向Si/SiO2界面。这时所测得的CV曲线将向负电压方向平移，见图7。所得的VFB对应Qm。Nm=Qm/q=(Cox/q)VFB （22）0.0050.00100.00150.00200.00250.00-5-4-3-2-1012345VCBT前BT后BT前BT后VFBCFBVFBCmin 图7 BT试验前后的高频C-V曲线 C-V technology215 Si/SiO2界面陷阱对CV特性的影响21）对高频对高频CV曲线的影响曲线的影响 2）对低频对低频CV曲线的影响曲线的影响 3）表面势与栅压的关系表面势与栅压的关
10、系 4）界面陷阱在带隙中的能量分布界面陷阱在带隙中的能量分布 C-V technology220.00E+002.00E-114.00E-116.00E-118.00E-111.00E-101.20E-101.40E-10-6-4-20246VC(pF)高频低频VFB0.00E+005.00E-111.00E-101.50E-102.00E-102.50E-10-6-4-20246VC(pF)高频低频图8 界面陷阱引起高低频C-V曲线畸变C-V technology231)对高频CV曲线的影响界面陷阱是Si/SiO2界面处，Si带隙中的一些能量状态或能级。在高频下，陷阱电荷不能响应测试信号，对
11、电容无贡献。但它所带电荷与表面势即偏压有关，因而使高频CV曲线畸变（见图8）。2)对低频对低频CV曲线的影响曲线的影响在低频或准静态条件下，界面陷阱能响应测试信号，此时MOS 电容的等效电路如下图所示。这时的MOS低频电容CL可写成 1/CL=1/Cox+1/(Cit+Csc)（23）Cox Csc Cit 存在界面陷阱时的 MOS 电容等效电路 C-V technology24按界面陷阱密度按界面陷阱密度Dit定义，当表面势变化为定义，当表面势变化为ds，即能量变化为，即能量变化为dE=qds时，时，dQit可以写成：可以写成：dQit=qDit ds即即Dit=1/q(dQit/ds)=1
12、/q Cit （24）将将(23)代入（代入（24）式得）式得Dit=1/qCoxCL/（CoxCL）Csc （25）将（将（1）式即）式即 1/C=1/Cox1/Csc 代入上式得代入上式得Dit=1/qCoxCL/（CoxCL）CoxC/（CoxC）（25）在耗尽区可以写成在耗尽区可以写成Dit=1/q CoxCL/(Cox-CL)CoxCH/(Cox-CH)(25)C-V technology253）表面势与栅压的关系 C CN NBerglondBerglond 提出了一个直接从低频微分电容的实验曲线确定提出了一个直接从低频微分电容的实验曲线确定s sV V 关系关系 s(V)s(V)
13、=VaVaV V(1 1-C CL L/Cox/Cox)dVg dVg+（2626）上式的定积分就是栅压上式的定积分就是栅压 Vg=VVg=V，C CL L/Cox=1/Cox=1 的二直线与的二直线与 C CL L/Cox/CoxV V 曲线围成的面积，曲线围成的面积，见下图。见下图。为附加常数，因为为附加常数，因为 V=VV=VFBFB时，时，s=0s=0，由（，由（2626）式得）式得 VaVaV VFBFB(1 1-C CL L/Cox/Cox)dVg dVg (28)(28)就是栅压就是栅压 Vg=VVg=VFB FB，C CL L/Cox=1/Cox=1 的二直线与的二直线与 C
14、CL L/Cox/CoxV V 曲线围成的面积，见曲线围成的面积，见 下图。C-V technology260.00E+002.00E-114.00E-116.00E-118.00E-111.00E-101.20E-101.40E-10-4-2024VgCCFBVFBVVaCox求s（V）和的示意图 C-V technology274）界面陷阱在带隙中的能量分布 EcEc E E E EF F EiEi0 0 s s EvEv 确定界面陷阱能量位置的示意图确定界面陷阱能量位置的示意图 图图 10 界面陷阱在带隙中的能量分布图界面陷阱在带隙中的能量分布图 在表面处，相对于带隙中央在表面处，相对于
15、带隙中央 EiEi，能量为，能量为 E=EE=EF F-EiEi 的界面陷阱对电容的贡献的界面陷阱对电容的贡献是主要的。见上图，而是主要的。见上图，而 EiEi-EiEi0 0=-q qs s，所以，所以 E=E=（E EF F-EiEi0 0）+q+qs s （2929）于是求得界面陷阱在带隙中的能量分布于是求得界面陷阱在带隙中的能量分布 Dit（E）。见图）。见图 10 Ei Ec Ei Ev EF 1E11 Dit(cm-2ev-1)1E10 C-V technology28三 高温准静态测可动电荷在足够高的温度（250）下，Si趋于本征导电，MOS电容的位移电流 ic=Cox为常数。S
16、iO2中 Na+、K+等可动离子随斜坡电压极性的变化，从 SiO2一边流向另一边，形成一个峰值电流叠加在ic上，见图10。可动电荷数密度：Nm=1A qV1V2（i Cox）dV （30）由图11看出，Nm由i-v曲线与i=Cox直线围成的面积确定。Na+离子电流峰K+离子电流峰icCLV2 V1 V图11 可动离子的峰值电流iC-V technology29四 由脉冲高频C-V确定MOS衬底中的掺杂剖面N-W由测试的高频 CV 曲线，在耗尽区按基本公式：N（w）=2/（q0s）d（1/C2）/dv-1 （31）W=0s/Csc （32）确定掺杂剖面 N-W。式中“”对应 pSi，“”对应 n
17、Si。为测到更深（wwmax）的掺杂分布，采用脉冲高频 CV 测试。它与一般高频 CV 测试的区别见图 12。+v +v +v 0 t 0 t 0 t -v （a）-v （b）-v （c）图 12（a，b）一般高频 C-V 的扫描偏压，（c）脉冲 C-V 采用的脉冲式偏压 C-V technology30四 由脉冲高频C-V确定MOS衬底中的掺杂剖面N-W（续）由于（31）（32）式是假定了耗尽近似。事实上，对于较小的 W2(是非本征德拜长度)，多数载流子对空间电荷电容的贡献不再可略。（31）（32）式不适用。KZiegler 等人4 计入多数载流子浓度，推导出了一组新公式。图 13 是 CS
18、M 系统利用新公式和脉冲 C-V测试获得的 B 注入掺杂剖面。图图13 B注入剖面注入剖面 1.0E+151.0E+160.00.20.40.60.81.01.2MicronsIons/cm3Npeak:9.81E+15/cm3Xpeak:0.0574micronWdd :1.27micronXmin:0.0524Xmax:0.363Nbk :2.6E+15Dose:1.0E+11C-V technology31五 脉冲高频C-t法1 理论及理论及Zerbst图解法图解法5 在P MOS电容的栅电极上，加一个从负到正的单阶跃电压，见图14(a),半导体表面处于深耗尽。由于电子空穴对的产生。耗尽
19、区变窄，反型层电子增加,MOS电容随时间的变化如图14(b)所示，空间电荷区电子产生率为5dndt=ni 2g（W-Wf）+ni S (39)代入相关参数可以导出：ddt(1C2 2 2)ni gNCox(1C 1Cf)+2niS 0sNCox=0 (43)(43)式就是著名的Zerbst方程。作d（1/C）2/dt(1/C1/Cf)曲线见图14（c）。由曲线线性部分的斜率得g；由曲线在d（1/C）2/dt轴上的截距得S。C-V technology32-d(1/C2)/dt(1/C-1/Cf)(a)(b)(c)+V-VC0tCoxCfCo0Tot0图图14 （a）单阶跃脉冲）单阶跃脉冲 （b
20、）PMOS C-t曲线曲线 (c)Zerbst曲线曲线C-V technology33五 脉冲高频C-t法（续）2 2 简化法求简化法求g g，S(1)KTanigachi6提出直接用三角波电压扫描 C-V 曲线法。(2)R F Pierret7只计入 scr 产生，并对耗尽区宽度进行修正（w=wwf）后，求出瞬态微分方程的积分解，从而提出由 C-t 曲线上适当三点求出g。(3)两点法8。只计入 scr 产生，直接求解瞬态微分方程，即可从 C-t曲线求出g。3 3 更为直接简单的估计方法是更为直接简单的估计方法是：(1)直接从积累反型积累扫描。由 C-V 曲线的深耗尽程度定性估计g。(2)作
21、C-t 曲线，其反型时间 T0也可用来定性估计g。C-V technology34六 热电子发射 MOS 集成电路在向超大规模发展的过程中，器件尺寸越来越小（沟道长度1m），栅介质膜越来越薄（达 100 以下），以至在正常工作电压下，SiO2膜的电场强度很高，使 SiO2 膜的击穿成为 IC 基本失效模式。同时因为 Si和 SiO2 中存在高电场，将有热电子或热空穴自 Si 向 SiO2 发射。使 SiO2 中的陷阱充电或放电。且由于高能电子的电离碰撞，产生新的氧化物陷阱 Not和界面陷阱 Dit。导致 MOSFET 阈值电压 VT和跨导 gm等参数的变化，造成 IC性能退化或失效。通常采用
22、MOS 电容或 MOSFET 的 TDDB（与应力时间相关的介质击穿）应力试验9，以研究：1）介质击穿特性；2）TDDB 与 MOSC-V 技术结合研究 Nit和 Dit 的变化，以研究 IC 参数退化机理。TDDB 是短沟道器件可靠性研究的有效工具。C-V technology35图15 自硅向SiO2的隧道注入（NFTEI）示意图EcEvM O p-SiC-V technology36 M O p-SiEcEv图16 自硅向SiO2的雪崩注入（AEI）示意图C-V technology37七七 C-V技术的应用技术的应用（一）（一）设备设备（二）（二）监控测试监控测试（四）（四）测试曲线举
23、例测试曲线举例 结束语结束语（三）（三）配合进行参数分析配合进行参数分析 C-V technology38设备的组成1 计算机计算机2 7200电容仪电容仪3 HP41404 打印机打印机 C-V technology39CSM系统的测试功能 Current-Voltage Measurements Junction Measurements Lifetime Measurements MOS C-T Measurements MOS C-V Measurements MOS N-W Measurements Oxide Integrity Measurements Production MO
24、S C-V Measurements Quasi-Static and High Frequency MOS Measurements TVS MeasurementsC-V technology40二 监控测试 一般通过高频C-V测试确定氧化物有效电荷Qox（即所谓表面态NssQox/q）；并与温偏（BT）试验配合测定平带电压漂移VFB以确定可动电荷密度Nm；用三角波（即高温下测离子电流）确定Nm；也测试SiO2的i-v特性。C-V technology41三 利用C-V技术分析电路参数。由由PCM或或CSM系统测试电路中相关器件对应的系统测试电路中相关器件对应的MOS电容参数，如电容参数，
25、如 tox，N(w),Qox,Dit,g,并比较对应并比较对应IC的的MOSFET之参数，如之参数，如 VT（tox，N，Qox，Not，Dit）;gm(tox,N,Dit);DRAM的刷新时间的刷新时间t（g，Dit）；）；（1）寻求合适工艺过程和）寻求合适工艺过程和Si材料以改进电路参数；材料以改进电路参数；（2）当电路参数出现偏差时，如）当电路参数出现偏差时，如VT 变化变化，则可通过，则可通过C-V技术，找技术，找出出 影响影响 VT变化的主要因素。变化的主要因素。C-V technology42四 测试曲线举例1C-V technology43四 测试曲线举例2C-V technology44四 测试曲线举例3C-V technology45四 测试曲线举例4C-V technology46四 测试曲线举例aC-V technology47四 测试曲线举例bC-V technology48四 测试曲线举例cC-V technology49四 测试曲线举例dC-V technology50四 测试曲线举例eC-V technology51四 测试曲线举例fC-V technology52四 测试曲线举例gC-V technology53四 测试曲线举例hC-V technology54四 测试曲线举例iC-V technology55END
