1、模拟版图中的典型器件模拟版图中的典型器件 在模拟版图设计中，我们会经常遇到电阻、电容、三极管、二极管、电感等各种模拟器件。对于一个完整的CHIP来讲PAD、ESD器件、SEAL_RING、FUSE等特殊器件的版图设计也是至关重要。下面我们就来学习一下这些典型器件的版图设计。模拟版图中的典型器件 电 阻 电 容 BIPOLAR DIODE 电 感 FUSE SEAL RING PAD ESD电阻 电阻（Resistance）作为集成电路模拟版图中最常见的器件，类型有多种，版图设计要求也较高。电阻最常见的类型主要有：Metal Res ：阻值非常低 Poly Res :阻值较低 Diff Res
2、：阻值较高 Well Res ：阻值非常高Netlist中的调用：RR1 A B 24000$RNDDLVS Commandfile 中的定义：DEVICE R(RNDD)rndddev hvndr hvndr METAL电阻一、Metal电阻画法：两端用Via接出，或是直接Metal连接。有效部分是两端Via中间的部分，附加res Dummy layer。这种电阻非常少见，一般会用寄生的方式实现。二、poly电阻画法：两端用poly cont接出，有效部分是两端cont间的部分，有效部分加res dummylayer。（不同的制程层次不一样）NWELL的应用主要是起到更好的保护隔离作用。PO
3、LY电阻三、diffusion电阻画法：两端用diffusion cont接出，有效部分是两端cont间的部分，有效部分加res dummylayer。有p/n diffusion之分（不同的制程层次不一样）DIFFUSION电阻WELL电阻-NWELL电阻四、well电阻1、nwell电阻画法：两端用ndiffusion cont接出，有效部分是两端cont间的部分，有效部分加res dummylayer。四、well电阻2、pwell电阻画法：两端用pdiffusion cont接出，有效部分是两端cont间的部分，有效部分加res layer。（别忘记pdiffusion要包pimpla
4、nt）WELL电阻-PWELL电阻电阻及DUMMY的摆放 电阻与其Dummy要保持严格的方向一致，两侧的Dummy长度要与电阻本身长度相同，两端的Dummy长度可以根据实际情况调整。Res Dummy 可以只用到电阻体层次，其它层次可以不用电阻及DUMMY的摆放 电阻体两侧 Dummy 可以适当缩小Width，只保持与电阻体的长度一致。电阻及DUMMY的摆放电阻体两侧 Dummy 还可以作为填充的作用。电阻及DUMMY的摆放电阻矩阵可以很好的实现多个电阻阻值不同的有效摆放电阻及DUMMY的摆放电阻体有时会覆盖一层临近金属层作为对电阻的屏蔽保护措施。电阻电阻电阻注意事项 一、画电阻时，要注意其阻
5、值的算法，有经验的前端设计人员会明确每个电阻的具体Width/Length数值。如果没有明确，可以根据lvs Commandfile中的定义算法自己算出所需数值。二、电阻两端必须用metal引出，不能跳poly或diffusion。三、电阻加dummy时，dummy电阻与电阻space要一致，长度也 要一致。电阻要单独围ring,与其他的device隔开。四、多个电阻放置应朝同一个方向，尽量不要从电阻上走线，串联的电阻要交叉对称放置。电阻注意事项电容 电容（Capacitance）同样是集成电路模拟版图中最常见的器件，类型也有多种，常见的类型主要有：Polyl Cap ：会用到两层Poly来实
6、现 Mos Cap :利用Mos的Gate与其Source和Drain来实现 Mim Cap ：利用两层金属和其之间CTM来实现 Metal Cap ：利用两层甚至更多层金属层来实现，有时会利用Poly跟 metal来实现Netlist中的调用：CC1 A B 2.4p$MPLVS Commandfile 中的定义：DEVICE C(MP)pmcapdev pgate psd 电容的形状一般是方形最好，但有时根据需要，在保证有效面积不变的情况下，形状可以随意调整（主要是根据block的形状与摆放做相应调整，保证block为矩形）。进行电容连线时要分清电容的正负极，如右图，正极为|端。电容一、m
7、os电容画法：poly是电容的一端，一般为正极。source&drain接在一起做电容的另一端，为负极。还有另一种画法，和普通mos画法一样。(下页）MOS电容mos电容:Gate为正极Source/Drain为负极。容值很小一般作为Chip中Power的高频滤波之用。MOS电容二、poly电容画法：由poly1和poly2组成，需要用metal连接出去，一般poly2为正极。POLY电容二、poly电容右图为poly电容的剖面图POLY电容就是（Metal-Insulator-Metal）金属-绝缘体-金属结构。画法：一般是顶层metal与倒数第二层metal之间新加了一层CTM层次。一般把
8、MIM电容划为metal电容。三、MIM电容MIM电容画法：一般是利用多层metal之间的相互寄生效应来实现。三、metal电容METAL电容Metal电容中的“夹心”电容。METAL电容Metal电容中的“梳妆”电容。有些也叫“手指状”电容METAL电容电容无论以何种方式做，都应该用ring圈起,与其他器件隔开。电容与其相关的电路不易离太远，在layout电容时，其面积要计算清楚（有些是定义W/L）。电容的摆放也要注意，尽量均匀、对称。（如右图，如果c1与c2电容的个数是1：8，摆放就按右图）。电容上面严禁走线，尤其是信号线。电容注意事项在要求不是很高的时候电容的形状可以根据block的摆放
9、调整。（注意cap上面有跑线）。电容注意事项 有时会把电容做成小的单位电容，具体摆放时可以根据不同电路中电容的容值摆放多个单位电容来实现空间的有效利用。电容注意事项在要求较高的时候电容的摆放需要加Dummy电容及DUMMY的摆放电容及DUMMY的摆放 可以说电阻电容在模拟电路中即普通又特殊。普通在于它们是模拟电路中最普通不过的器件。特殊在于它们的不请自到，它们寄生在版图中的每个角落，无论是数字版图还是模拟版图。怎样去有效的避免和利用这些寄生出来的不速之客是版图设计者必须考虑的事情，也是一个优秀的版图设计者的必备素质。这就需要我们版图设计工程师在版图设计工作开始之前就要仔细斟酌，跑线的长短、跑线
10、的宽度、跑线的层次、跑线的距离等很多因素都要考虑，只有这样我们才能随着工作资历的增加工作素质才能全面提高，不然的话只能成为一名Layout Engineer，永远不会成为Layout Designer。BIPOLAR电阻电容我们讲完了再讲一下三极管，我们用到最多是双极型晶体管（Bipolar）。双极型晶体管类型主要有两种：NPN型 ：一般N型区作为发射极 PNP型 :一般P型区作为发射极双极型晶体管的做法主要有两种：横向和纵向。Netlist中的调用：QQ1 VDD VIN VON PV M=1$EA=1e-10$W=4e-05$L=2.5e-06LVS Commandfile 中的定义：DE
11、VICE Q(PV)emit emit:1 base:1 coll:1 BIPOLAR 双极型晶体管尺寸小所以RC较低，所以相应开关速度会提升。虽然可以实现比Cmos更快的开关速度，可以提供较大的驱动能力，但是由于其较大的功耗使得其使用范围大大缩小。纯粹的BIPOLAR工艺主要应用于功率IC。现在很多Foundry厂都会在CMOS工艺的基础上增加一部分工艺来实现BICMOS，利用BIPOLAR的高驱动能力来当输出级。实现了BIPOLAR的快速、MOS的高密集度。BIPOLAR 我们之前学习过PN结中，N型区域存在大量电子，P型区域存在大量空穴。在结上加一正向电压，结导通。如果我们在这个结的顶端
12、再加一个层，并在两个层之间加一个更高的电压，结果会是什么样子的呢？BIPOLAR我们可以根据右图的电路来学习一下，如果想让下面的结导通，需要一个偏置电压（0.8V），电子通过P区向左运动（从E到B）。当这些电子遇到来自顶部（C端）的一个更大的电压时，电子会怎么走？我们的P型区域很薄，那些流进正偏PN结的电子大部分都跑到上面的区。底部的区发射电子并被顶部的区收集，因此底部区被成为发射极（Emitter），顶部的区被称为集电极（Collector），中间的P型区为基极（Base）。三极管的三极三极管的三极BIPOLAR之前我们说过bipolar的器件一般功耗比较大，这里我们可以看出，在这个电路中，
13、仍然会有部分的电子通过P区向左移动，也就是说会有电流从B端流向E端，这部分电流其实是一个损失（但是如果不加这个电压，这个三极管是不工作的，此处可认为是一个开关）。双机型晶体管工作时，基极一定存在电流，而且双极型晶体管开关的越快，需要的电流越大，所以说双极型晶体管需要更多的功耗。三极管的功耗为什么比较大三极管的功耗为什么比较大BIPOLAR 大家知道在场效应管（就是常说的mos管）中，栅的长度L决定了器件的速度，在双极型管中，由什么决定呢？通过上面的学习，可以知道，NPN的速度由P区的宽度决定，两个N区之间的距离越短，在这个区域中开关电流的速度就越快。而在制作工艺上，有纵向和横向之分，我们一般可
14、以理解为：如果载流子是沿着晶体管断面的垂直方向运动，就称为纵向；如果载流子是沿着晶体管断面的水平方向运动，就称为横向。一般是纵向C包裹，B包裹E；横向是CE被包裹。BIPOLAR 下面我们通过制备一个纵向（Vertical）NPN管的过程来进一步理解器件的版图。第一步：制作集电极区（第一步：制作集电极区（Collector）首先，用一个N型区域构建集电区。注：我们此处的工艺都是基于bicmos的，都是P型硅外延。BIPOLAR 然后在N区顶部通过外延生长一层P型材料，通过扩散，集电区面积就变得更大，浓度也更均匀。为了把区埋层材料引出来，另外注入一个足够深的型杂质和型埋层相接触，从顶部看到的型注
15、入区就成为集电极的接触端。BIPOLAR第二步：制作基极区（第二步：制作基极区（Base）位于N型埋层上方有一个特殊掺杂的P型区，它并不覆盖整个N型埋层，因为还有一部分被注入的N型接触区在这儿。由于P型外延，使得整个区域已经成为P型，由于必须十分小心的控制P型基区的杂质浓度，故对其进行了专门的注入，必须保证注入的P区很浅以得到更快的开关速度。P型外延和基区的P型区域浓度不一样，为了区分基区的画成绿色。BIPOLAR第三步：制作发射极区（第三步：制作发射极区（Emitter）由于基区/发射区结的制备比基区/集电区结的制备要重要的多。因为发射区的电子不能轻易越过势垒，但是，一旦电子通过了基区，集电
16、区就好似个接收站，不需要特别控制。N型发射区的面积比N型集电区要小。BIPOLAR第三步：制作发射极区（第三步：制作发射极区（Emitter）根据上面的分析我们得出N型发射区的面积比N型集电区要小的结论。而且在基区扩散以后，其水平方向的宽度远大于所需要的尺寸，（P型区域要很薄），我们就把发射区放这里。BIPOLAR三个区域都已经形成，下面只要引出引脚就好了。这种情况就是C包裹，B包裹E。这里我们可以想一想它的版图会是什么样子的。BIPOLAR下面我们来看一下PNP是什么样子的？在基于bicmos工艺制备纵向PNP管时，需要用额外的一层来充分的隔离底部的集电区，（不可能所有的 P型硅外延都算作集
17、电区，需要隔离出来一部分），因此需要在下面多一层N型扩散层，作为隔离层。额外添加一层材料就意味着需要更多的工艺步骤，花更多的钱，存在更多的出错几率，所以，基于bicmos工艺的PNP管子大多是横向的（Lateral）。BIPOLAR我们下面就学习一下横向PNP管一个横向管通常包含一个型区（通常是阱），这个型区又包含两个型区，这些都是横向的。BIPOLAR 一般为了降低阱中的串联电阻，我们可以在一次制备过程中构造两个管子，也就是两个PNP管共用中央的一个P型区。BIPOLARNwell制程中NPN型双极型晶体管BIPOLARNwell制程中PNP型双极型晶体管BIPOLAR双极型晶体管做法版图设
18、计可以多种多样BIPOLAR双极型晶体管的摆放要讲究对称，有时还会需要DummyBIPOLAR需要大电流输出时会用到三极管，而且根据驱动能力要求的大小会并多个三极管 前面我们学习了三极管，我们再来了解一下二极管（DIODE）。二极管在电路中主要起到整流作用，在一个完整的CHIP中，二极管常用于ESD部分，还有就是防止天线效应（Antenna）。在版图实现上也比较简单主要有三种：MOS型：利用P/N Mos实现电流的单向导通 双极型晶体管型：短接双极型晶体管的基极与集电极 衬底型：利用现有的衬底等层次实现PN结Netlist中的调用：D100 A B PD M=1$EA=1e-10 LVS Co
19、mmandfile 中的定义：DEVICE D(PD)ndio psub tndiffDIODEDIODEMos构造二极管：将mos的Gate与Source短接形成一个二极管。Mos构造二极管：将mos的Gate与Source短接形成一个二极管。DIODE双极型晶体管集电极与基极短接形成一个双极型晶体管构造的二极管。DIODENwell制程中利用nwell与其中的pdiff 之间的PN结构成一个二极管。（思考怎样才能利用P衬底构造一个二极管)DIODENwell制程中利用Ndiff与P衬底构造一个二极管DIODE电感 电感（Inductance）是一种十分有用的电路元器件。在版图中出现的几率比
20、较低，但是很多特殊电路中也会出现，电感的版图设计要求很高。集成电路中的电感一般是利用金属层来实现。主要做法有两种：单层螺旋电感：单层金属绕圈，单层金属一般会选用最厚、最 宽、电阻率最低的TOP金属层来实现。多层金属叠层电感：利用足够多层金属相互配合叠层绕圈。电感在Netlist中的调用：Lxx neg pos nr=nr$ind电感在lvs commandfile 中的定义：DEVICE L(ind)inddev metal5(NEG)p2ind:1(POS)电感利用metal5的单层绕圈来实现电感电感利用metal1、metal2、metal3叠层绕圈来实现电感（此图是事例，实际电感复杂得多
21、）电感 电感可以做成各种样式电感 这是某量产IC中最简单的单层金属电感电感 要保证版图中电感与其他电路之间足够的空间，因为靠近电感的导线会影响电感品质（Q）。在进行电感的版图设计时要与前端设计人员和工艺厂商充分沟通，使得版图设计最大可能的满足前端电路设计人员的设计。电感层次寄生的电阻电容对电感品质有很大的影响，因此对版图设计和工艺要求会很高，一般会有专门的厂家提供一个相关的电感库，设计人员会根据电感库的相关参数选择满足自己设计要求的电感类型.同样电感会寄生于集成电路中每个地方，一定要注意尽量减小和避免寄生电感，避免把连线布成螺旋状。尤其要注意电源走线，电源走线的寄生电感很容易使芯片失效。电感F
22、USE 除了以上众多模拟器件以外，还有一种很重要的器件：Fuse。Fuse在电路中一般起到限流的电路保护作用。还有一种作用是作为电路的逻辑选择（option）。实际上在定义Fuse时一般会将其作为一种电阻来定义。由于之前电阻已讲到，在这里我们只做简单介绍，利用图片看一下实际的Fuse版图。实际电路中的 Fuse表示FUSEFUSEFUSEFUSE作为逻辑选择之用的Fuse阵列FUSEWHOLE CHIP 对于Whole CHIP来说，还有一些其他的特殊器件，比如说：Seal_Ring、PAD、ESD等。下面分别对这些器件来做一些简单的介绍。SEAL RING Seal Ring很容易和划片糟弄
23、混。划片槽叫Scribe line，是晶圆切割的中心线。Seal_Ring是一个Chip的版图中不可缺少的一部分，是一圈围在Chip Device 外围的保护线路。由于Seal_Ring是一种非标准Device，在spice中往往不作为Device来调用，也不会在Lvs commandfile中定义。由于其做法特殊，Drc commandfile 一般对其不做check，其上面所产生的drc 错误当假错来处理，所以在进行期版图设计时，一定要按照Design_rule仔细布局。Seal Ring它的作用有两个：主要作用是防止芯片在切割的时候的机械损伤，尤其是芯片的四个角一般都不要放重要器件；其次
24、的作用是Seal Ring接地，屏蔽芯片外的干扰。Seal Ring从衬底（大多数是从P衬底，N阱，到Pdiff，Contact，Metal1，Mvia，Metal2.直到Top_Metal，这样芯片中每一层都会在CHIP的外围形成一圈，这样便能够使芯片内的各种期间和连线很好的受到机械和电气的保护。大家可以试想一下抛面图,sealring一定要和芯片同厚的,这样才能起到保护作用,所以从底层到TOP层都的包括。一般Seal Ring都是接地。SEAL RING 在这个芯片的最外围有一个红色的圆圈，这便是Seal_RingSEAL RING这是一个完整的Seal_Ring，下页是其局部的放大图。S
25、EAL RINGSeal_Ring的局部放大图SEAL RINGSeal_Ring的相关Rules，我们可以在右边看到Seal_Ring所用到的每层Layer。SEAL RINGPAD PAD作为IC输出的窗口，在CHIP中起到了至关重要的作用。PAD的Size一般较大，数目较多其版图摆放具有一定的技巧，PAD摆放合理与否直接关系到后端流程 Bonding的成功与否。PAD的版图设计要严格遵从Design_rules的要求，但是一般来说PAD的版图设计比较简单，难度在与PAD的摆放要满足CHIP大小与美观兼顾。此CHIP中的PAD摆放还没有达到最优，我们可以找找看哪些地方是可以改进的。PAD
26、PAD主要结构一般由金属与VIA构成，从最顶层金属开始用VIA链接到Design_rules中所规定的PAD连接所需最底层金属。PAD PAD主要结构一般由金属与VIA构成，从最顶层金属开始用VIA链接到Design_rules中所规定的PAD连接所需最底层金属。ESDPAD PAD主要结构一般由金属与VIA构成，从最顶层金属开始用VIA链接到Design_rules中所规定的PAD连接所需最底层金属。PAD PAD主要结构一般由金属与VIA构成，从最顶层金属开始用VIA链接到Design_rules中所规定的PAD连接所需最底层金属。PAD Design_rule中关于摆放PAD一般会要求P
27、AD Space和是否Double Pad，以及是否可以实现多排摆放。PADESD我们在Whole Chip中还可以看到很多大尺寸的Mos。这些mos便是Chip中的ESD保护线路。整个CHIP的I/O部分都会有ESD保护线路。ESD这只是局部放大的示意图，实际上这个版图只是演示用。ESD ESD（Electro-Static Discharge）即“静电放电”，多数电子元器件是静电敏感器件。在制造、运输和使用过程中极易造成损坏，因此有必要在IC内部采取防静电保护措施。我们在版图中看到的接pad的大mos，那种做法就是为了防止静电放电而做的保护电路。ESD protect mos 主要的作用就
28、是给 ESD 电流提供一个泄放的路径,不让其流经内部电路,对内部电路造成损坏.ESD protect mos 和普通的 mos 管画法不一样,一般 Foundry 厂有专门的 ESD rule来供IC设计人员作参考，但是有时候IC设计人员会根据自己的经验对ESD器件作修改。ESD比较常见的几种ESD保护结构ESD比较常见的几种CMOS类型的ESD保护结构ESD 由于时间限制我们在这里只对MOS类型的ESD保护结构及其版图设计方法做简单介绍。为提升CMOS IC的ESD防护能力，在输入/输出PAD的ESD保护元件尺寸都会比较大，以期利用大尺寸的元件设计来提升ESD防护能力。这些大尺寸的元件在布局
29、上经常画成手指状（finger-type），比如一个nmos元件其W/L=1000/0.6，我们在设计时就可以做成10根100/0.6的nmos并联。这样可以有效提升ESD的反应速度，提高ESD防护的可靠性。ESD 一般来讲ESD部分的CMOS会按照特殊的Design rule来设计成非对称的MOS结构。我们前面所用到的MOS大多是对称的（Source/Drain结构相同，可以互换），但是非对称MOS（Source/Drain结构不同，不可以互换）在高压电路部分使用非常广泛。非对称MOS的Source/Drain结构甚至是所用到的层次也不同。ESD部分所用到的MOS大多遵从以几个特点：1、尺寸
30、较大，Width非常大，Length一般不会采用最 小尺寸。MOS会拆分做成手指状。2、Drain端DIFF Cont距离Gate较大（一般为最小尺 寸的几倍，一般会用到特殊层次（SAB、RPO）ESD注意事项 3、ESD MOS会用到完整的RING，绝大部分会用两圈RING（P/N），P/N ESD MOS会单独圈两 圈RING，MOS之间会留有几十微米的距离。防止LATCH-UP效应产生。4、ESD MOS 所连接的POWER/GROUND跑线Width会很宽并且一直连接到POWER/GROUND PAD。5、一般ESD MOS的DRAIN端接PAD，GATE端SOURCE端短接到POWE
31、R或GROUND。6、一般I/O CIRCUIT 是和內部线路是分开的,要合理安排P/N 的位置,作到N-P-P-N-N-P-P-N 這樣的排 列，这样也是防止LATCH-UP的有效手段。ESD注意事项 7、一般ESD部分的METAL跑线WIDTH和SPACE要适当加大，连接部分的VIA最少要两颗。8、ESD部分的MOS 的SOURCE和DRAIN上的CONT和VIA要尽量多，而且分部要均匀。9、ESD部分的MOS 的DIFF和MEATL包CONT和VIA要适当加大。10、ESD部分的电压往往较高,所以MOS 的DIFF MEATL如果要拐角，版图要处理成斜角，防止 发生尖端放电。ESD注意事项ESDI/O ESD部分常见的Multi-fingers结构：加快MOS的反应速度，提高ESD效率。ESD在MOS的Drain端（有时也会在source端）加RPO（阻隔金属矽化层，与SAB层类似），增加Drain端的串联寄生电阻（ballast Resistance），以提高MOS的ESD保护能力。ESDESDESD0.5UM ESD RULESESD RULE0.5UM ESD RULESESD RULE
